ZYNQ之FPGA学习----MMCM/PLL IP核使用实验

旧城等待， 2023-09-23 15:19 122阅读 0赞

# 1 MMCM/PLL IP核介绍 #

PLL 的英文全称是 Phase Locked Loop，即锁相环，是一种反馈控制电路。PLL 对时钟网络进行系统级的时钟管理和偏移控制，`具有时钟倍频、分频、相位偏移和可编程占空比的功能`

Xilinx 7 系列器件中的时钟资源包含了`时钟管理单元 CMT`， **每个 CMT 由一个 MMCM 和一个 PLL 组成**。时钟管理单元 CMT 的总体框图如下图所示：

![在这里插入图片描述][102e8f20e30b4b388840a418bbb3ce56.png_pic_center]  
`图片来自《领航者ZYNQ之FPGA开发指南》`

MMCM/PLL 的参考时钟输入都是来自 IBUFG(CC)，即具有时钟能力的 IO 输入，输出可以驱动全局时钟 BUFG 和行时钟 BUFH等

**MMCM总体框图：**

![在这里插入图片描述][296cfa75462949c7ae2560c9b6fa688b.png_pic_center]  
`图片来自《领航者ZYNQ之FPGA开发指南》`

**PLL总体框图：**

![a0192567ba9b49029f964e219495e27b.png_pic_center][]  
`图片来自《领航者ZYNQ之FPGA开发指南》`

MMCM 的功能是 PLL 的超集，其具有比 PLL 更强大的相移功能。`MMCM 主要用于驱动器件逻辑(CLB、DSP、RAM 等)的时钟`。`PLL 主要用于为内存接口生成所需的时钟信号`，但也具有与器件逻辑的连接，因此如果需要额外的功能，它们可以用作额外的时钟资源

# 2 实验任务 #

实验将 Clocking Wizard IP 核产生的 4 个时钟 100MHz、100MHz\_180deg 、50MHz、25MHz，连接到开发板的 J3 扩展口 IO 上，分别是第 29、31、33、35 号脚

实验各端口信号的管脚分配如下：

![在这里插入图片描述][4c0503e8ea304c189019e7f5e7558dc1.png]  
`图片来自《领航者ZYNQ之FPGA开发指南》`

# 3 实验设计 #

## 3.1 创建工程 ##

如图操作，新建工程：

![在这里插入图片描述][d777bfcbdbb340209e729973de239ab9.png_pic_center]

如下图，直接点击Next：

![在这里插入图片描述][a0d405087e1a4b98814dc3f94689617e.png_pic_center]

输入工程名字和工程路径，点击Next：

![在这里插入图片描述][d611f42b51e94ce7baaf972381904bf9.png_pic_center]

选择创建RTL工程，如图所示：

![在这里插入图片描述][b6e49dcf085849d4ba8ee7a45d2975d4.png_pic_center]

如下图，直接点击Next：

![在这里插入图片描述][71bea0e6fc904f8b8eb2c5ffb2e6c29b.png_pic_center]

直接点击Next：

![在这里插入图片描述][7022ef960440474f864ca7476f370247.png_pic_center]

添加芯片型号，如图所示：

![在这里插入图片描述][6a742c955008434bb8922cb5b2f73c1a.png_pic_center]

工程创建完成：

![在这里插入图片描述][d53fc1976d424554b7a8b7731835b8a0.png_pic_center]

## 3.2 设计输入 ##

添加IP核，操作如下图：

![在这里插入图片描述][ebb22526a0d04c6d83bbc961b5ed0fa7.png_pic_center]

搜索clock，找到IP核，如图所示：

![在这里插入图片描述][26b0fc18050b4addb1696ae7ed7af31b.png_pic_center]

双击打开IP核，修改晶振频率为50MHz，如图所示：

![在这里插入图片描述][7f6e7bae3f2d4dbc93a3da72289478b6.png_pic_center]

依次勾选4个时钟，并进行如图所示设置：

![在这里插入图片描述][9e4ee447dc0f45069e599c151768d66d.png_pic_center]

只用到了锁定指示 locked 信号，其名称保持默认即可：

![在这里插入图片描述][062ff6d64eea40dea3fb614fe6dd4287.png_pic_center]

如下图，所有参数保持默认：

![在这里插入图片描述][45020a1160874bde80cc54c053ca1dcc.png_pic_center]

直接点击OK即可：

![在这里插入图片描述][3afcffdd48114d0aa350cc6fc6ef97db.png_pic_center]

点击OK：

![在这里插入图片描述][e0bbb8eedb95466990b5e57990583686.png_pic_center]

点击Generate：

![在这里插入图片描述][8826065dbbfc4eed8393744403971ac9.png_pic_center]

点击OK：

![在这里插入图片描述][61fa00d9fabc404fbf18224333de029f.png_pic_center]

点击OK：

![在这里插入图片描述][9de820f8d30f442f9de60159b8f44f4f.png_pic_center]

IP 核自动生成的只读的 verilog 例化模板文件，双击打开，如图所示：

![在这里插入图片描述][5f0447bffd744bcfa783f697f4aea44b.png_pic_center]

创建工程顶层文件，操作如图所示：

![在这里插入图片描述][c5aa351b7a804a48bcfa2dac9f70e1ae.png_pic_center]

创建文件，输入文件名：

![在这里插入图片描述][fb6ed24d263e4b398217028c4e69a57b.png_pic_center]

如下图，创建完成：

![在这里插入图片描述][45d5dafa330446a9b496884eb94d1534.png_pic_center]

弹出如下界面，点击OK：

![在这里插入图片描述][5899d4259b1b4448ada74490f18a4cb1.png_pic_center]

弹出如下确认界面，点击Yes：

![在这里插入图片描述][17deac61261947739b2f6ace7a1bb949.png_pic_center]

双击打开，输入代码如下：

module  ip_clk_wiz(
        input               sys_clk        ,  //系统时钟 
        input               sys_rst_n      ,  //系统复位，低电平有效 
        //输出时钟 
        output              clk_100m       ,  //100Mhz 时钟频率 
        output              clk_100m_180deg,  //100Mhz 时钟频率,相位偏移 180 度 
        output              clk_50m        ,  //50Mhz 时钟频率 
        output              clk_25m           //25Mhz 时钟频率 
        );
    wire        locked; 
      
    //MMCM/PLL IP 核的例化 
    clk_wiz_0  clk_wiz_0 
    ( 
      // Clock out ports 
      .clk_out_100m     (clk_100m ),         // output clk_out1_100m 
      .clk_out_100m_180 (clk_100m_180deg ),  // output clk_out2_100m_180 
      .clk_out_50m      (clk_50m ),          // output clk_out3_50m 
      .clk_out_25m      (clk_25m ),          // output clk_out4_25m 
      // Status and control signals 
      .reset             (~sys_rst_n ),        // input reset 
      .locked            (locked ),           // output locked 
      // Clock in ports 
      .clk_in1           (sys_clk)            // input clk_in1 
    );       
      
    endmodule

如图所示：

![在这里插入图片描述][d69f7bad2b584641a3f04ed62d2adc53.png_pic_center]

## 3.3 分析与综合 ##

对设计进行分析，操作如图所示：

![在这里插入图片描述][86a3609247fa40408d9902ae291bcb1b.png_pic_center]

分析后的设计，Vivado自动生成顶层原理图，如图所示：

![在这里插入图片描述][2fa8b5632d254018b5b2d5d9dd222586.png_pic_center]

对设计进行综合，操作如图所示：

![在这里插入图片描述][5f296a68c59b45d98d0f728fac98b879.png_pic_center]

综合完成后，弹出窗口如下，直接关闭：

![在这里插入图片描述][4e07071ef88f4d1b9f6ff66d363977c8.png_pic_center]

## 3.4 约束输入 ##

创建约束文件，操作如图所示：

![在这里插入图片描述][5778c31e02f64189bd2f49922d72a14b.png_pic_center]

创建文件，输入文件名：

![在这里插入图片描述][40f024111de043ce947a1385ce8bb67e.png_pic_center]

点击完成：

![在这里插入图片描述][450de4f6b2154317beeadb357a1f1aa8.png_pic_center]

双击打开，输入约束代码：

set_property -dict {
        PACKAGE_PIN U18 IOSTANDARD LVCMOS33} [get_ports sys_clk] 
    set_property -dict {
        PACKAGE_PIN J15 IOSTANDARD LVCMOS33} [get_ports sys_rst_n] 
    set_property -dict {
        PACKAGE_PIN B19 IOSTANDARD LVCMOS33} [get_ports clk_100m] 
    set_property -dict {
        PACKAGE_PIN C20 IOSTANDARD LVCMOS33} [get_ports clk_100m_180deg] 
    set_property -dict {
        PACKAGE_PIN P19 IOSTANDARD LVCMOS33} [get_ports clk_50m] 
    set_property -dict {
        PACKAGE_PIN N18 IOSTANDARD LVCMOS33} [get_ports clk_25m]

如图所示：

![在这里插入图片描述][44a49ba7dd1e4c058a1a10195a7359ab.png_pic_center]

## 3.5 设计实现 ##

点击 Flow Navigator 窗口中的 Run Implementation，如图所示：

![在这里插入图片描述][6778f32b8991428582f4644d6b4ace78.png_pic_center]

点击OK：

![在这里插入图片描述][3419675eb83c4352ac7f740c9faf9fb6.png_pic_center]

实现完成后，弹出如下界面，关闭即可：

![在这里插入图片描述][ebc8d111377040c09417505e05e21e5c.png_pic_center]

## 3.6 功能仿真 ##

创建TestBench，操作如图所示：

![在这里插入图片描述][e7ff9a171d73490f95d27ff24db1f5e5.png_pic_center]

创建文件，输入文件名：

![在这里插入图片描述][a6323931af414d2ab3137d527c29cd64.png_pic_center]

点击完成：

![在这里插入图片描述][873ddb1b32d14af08a99f650e715562b.png_pic_center]

点击OK：

![在这里插入图片描述][9fc3117110134fb98c165df180337dac.png_pic_center]

点击Yes：

![在这里插入图片描述][19f59f7a8f404b49ad816af7d0c72d81.png_pic_center]

双击打开，输入TestBench(激励)代码：

`timescale 1ns / 1ps 
    
    module tb_ip_clk_wiz (); 
    
    reg     sys_clk; 
    reg     sys_rst_n; 
    
    wire    clk_100m;       
    wire    clk_100m_180deg; 
    wire    clk_50m;      
    wire    clk_25m;         
     
    always #10 sys_clk = ~sys_clk; 
    
    initial  begin 
        sys_clk = 1'b0; 
        sys_rst_n = 1'b0; 
        #200 
        sys_rst_n = 1'b1; 
    end 
     
    ip_clk_wiz u_ip_clk_wiz( 
        .sys_clk          (sys_clk         ), 
        .sys_rst_n        (sys_rst_n       ), 
    
        .clk_100m         (clk_100m        ), 
        .clk_100m_180deg  (clk_100m_180deg ), 
        .clk_50m          (clk_50m         ), 
        .clk_25m          (clk_25m        )   
        ); 
    
    endmodule

如图所示：

![在这里插入图片描述][4a45f6307fcf48b599445e6eccfee050.png_pic_center]

开始进行仿真，操作如下：

![在这里插入图片描述][804c6a753a2f406cbe2cf171d2e0faa6.png_pic_center]

选择HDL仿真对象：

![在这里插入图片描述][c05a2980651f4996a1dd9c4a71e15ee9.png_pic_center]

保存仿真文件：

![在这里插入图片描述][787d4dad27844735a36c191ab9d5f572.png_pic_center]

点击Yes：

![在这里插入图片描述][861a2b3efe034870a52bf3906fa4ff6b.png_pic_center]

点击Restart，波形窗口中的当前仿真时刻点回归到0ns：

![在这里插入图片描述][ccb54d891533426585506811fc445b71.png_pic_center]

开始仿真：

![在这里插入图片描述][eb4fcbcfe9d44417a65bd4b10dc4eee9.png_pic_center]

仿真波形：

![在这里插入图片描述][54d2e40a6bdb456a867192264d08ecce.png_pic_center]

## 3.7 下载验证 ##

由于疫情，一直无法去实验室，故ZYNQ开发板不在身边，该步骤内容待更新

`致谢领航者ZYNQ开发板，开启FPGA学习之路！`

**希望本文对大家有帮助，上文若有不妥之处，欢迎指正**

**分享决定高度，学习拉开差距**

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[26b0fc18050b4addb1696ae7ed7af31b.png_pic_center]: https://img-blog.csdnimg.cn/26b0fc18050b4addb1696ae7ed7af31b.png#pic_center
[7f6e7bae3f2d4dbc93a3da72289478b6.png_pic_center]: https://img-blog.csdnimg.cn/7f6e7bae3f2d4dbc93a3da72289478b6.png#pic_center
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[45020a1160874bde80cc54c053ca1dcc.png_pic_center]: https://img-blog.csdnimg.cn/45020a1160874bde80cc54c053ca1dcc.png#pic_center
[3afcffdd48114d0aa350cc6fc6ef97db.png_pic_center]: https://img-blog.csdnimg.cn/3afcffdd48114d0aa350cc6fc6ef97db.png#pic_center
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[8826065dbbfc4eed8393744403971ac9.png_pic_center]: https://img-blog.csdnimg.cn/8826065dbbfc4eed8393744403971ac9.png#pic_center
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[9de820f8d30f442f9de60159b8f44f4f.png_pic_center]: https://img-blog.csdnimg.cn/9de820f8d30f442f9de60159b8f44f4f.png#pic_center
[5f0447bffd744bcfa783f697f4aea44b.png_pic_center]: https://img-blog.csdnimg.cn/5f0447bffd744bcfa783f697f4aea44b.png#pic_center
[c5aa351b7a804a48bcfa2dac9f70e1ae.png_pic_center]: https://img-blog.csdnimg.cn/c5aa351b7a804a48bcfa2dac9f70e1ae.png#pic_center
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[5899d4259b1b4448ada74490f18a4cb1.png_pic_center]: https://img-blog.csdnimg.cn/5899d4259b1b4448ada74490f18a4cb1.png#pic_center
[17deac61261947739b2f6ace7a1bb949.png_pic_center]: https://img-blog.csdnimg.cn/17deac61261947739b2f6ace7a1bb949.png#pic_center
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[4e07071ef88f4d1b9f6ff66d363977c8.png_pic_center]: https://img-blog.csdnimg.cn/4e07071ef88f4d1b9f6ff66d363977c8.png#pic_center
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