FPGA 10 基础 counter IP 核的使用

偏执的太偏执、 2022-12-12 02:29 165阅读 0赞

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# FPGA 学习 10 基础 counter IP 核的使用 #

![在这里插入图片描述][dcf3a954418c4ff9bf92a398a9b749ab.png_pic_cneter]

主要功能 ：当cin为高电平，且时钟上升沿到来的时，计数器开始计数，否则不进行计数。

q\[3:0\] : 表示的是输出的当前计数值。

cout : 表示计数器计满的进位信号。

主要目的： 通过学习调用IP 核，掌握基本 IP 的使用（调用）流程.，并且使用了 两个IP核模块实现级联，完成 0-99的计数功能.

LPM(Library Parameterized Modules) 即 ：参数化的宏功能模块库

IP 核配置操作

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可以看到，当cin为高电平的时候，且时钟上升沿到来的时，计数器开始计数，否则不会进行计数

counter\_tb.v 文件

`timescale  1ns/1ns
    `define clock_period 20
    
    module counter_tb ;
    
    	reg cin ; 	//进位输入( +1)
    	reg clk;	//计数基准时钟
    	
    	wire	cout ;	//进位输出
    	wire  [3:0]q ;		//计数器输出
    
    	counter counter0 (
    	.cin(cin),
    	.clock(clk),
    	.cout(cout),
    	.q(q)
    	);
    
    	
    	initial clk =1 ;
    	always #(`clock_period/2) clk =~clk ;
    	
    	initial begin 
    		repeat (25) begin	// repeat : 这里表示重复5次
    			cin = 0; //先初始化 cin =0 ; 低电平
    			#(`clock_period * 5) cin = 1 ;  //隔5个时钟周期后，cin =1 变为高电平 
    			#(`clock_period) 		cin = 0 ;  //隔1个时钟周期后，cin =0 变为低电平 
    			end	
    			#(`clock_period * 200) ;
    			$stop ;
    	end
    	
    endmodule

counter\_top.v文件

module counter_top(
    	cin ,
    	clk ,
    	
    	cout ,
    	q 
    );
    	input cin ;
    	input	clk ;
    	
    	output cout;
    	output [7:0]q ;
    	
    	wire cout_0 ;
    	
    	counter counter_0(
    	  .cin(cin),
    	  .clock(clk),
    	  .cout(cout_0),
    	  .q(q[3:0])
    	);
    	
    	counter counter_1(
    	  .cin(cout_0),
    	  .clock(clk),
    	  .cout(cout),
    	  .q(q[7:4])
    	);
    	
    endmodule

counter\_top\_tb .v 文件

`timescale  1ns/1ns
    `define clock_period 20
    
    module counter_top_tb ;
    
    	reg cin ; 	//进位输入( +1)
    	reg clk;	//计数基准时钟
    	
    	wire	cout ;	//进位输出
    	wire  [7:0]q ;		//计数器输出
    
    	counter_top counter_top_0(
    		.cin(cin) ,
    		.clk(clk) ,
    		.cout(cout) ,
    		.q(q) 
    	);
    
    	
    	initial clk =1 ;
    	always #(`clock_period/2) clk =~clk ;
    	
    	initial begin 
    		repeat (320) begin	// repeat : 这里表示重复5次
    			cin = 0; //先初始化 cin =0 ; 低电平
    			#(`clock_period * 5) cin = 1 ;  //隔5个时钟周期后，cin =1 变为高电平 
    			#(`clock_period) 		cin = 0 ;  //隔1个时钟周期后，cin =0 变为低电平 
    			end	
    			#(`clock_period * 200) ;
    			$stop ;
    	end
    	
    endmodule

[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L2xqMTk4NjgxNzkwMg_size_16_color_FFFFFF_t_70_pic_center]: /images/20221123/8255632130a94d128e4e1f9ec0d4b601.png
[dcf3a954418c4ff9bf92a398a9b749ab.png_pic_cneter]: /images/20221123/5afebe7b2c5c4152972dc12aae32d1e9.png
[img-YhsWE7Tt-1627394904443_img_blog_img_fpga_image-20210329142846696.png]: /images/20221123/1dfb5282a24646d4a1b7b70971789f16.png
[img-CHqEEraU-1627394904445_img_blog_img_fpga_image-20210329142926447.png]: /images/20221123/dc5fd46b1fd54cb19415bbc07b296ede.png
[img-v7MJijPV-1627394904447_img_blog_img_fpga_image-20210329142956412.png]: /images/20221123/75fc71ce4cae4423a6d6d7fb7765a207.png
[img-DerwCVqo-1627394904448_img_blog_img_fpga_image-20210329143014652.png]: /images/20221123/9d89e0dc02cc4981a010feca80de7d4b.png
[img-pRTjJ2lL-1627394904450_img_blog_img_fpga_image-20210329143040650.png]: /images/20221123/b25ded9677544ac88ee3d33db67f9747.png