ZYNQ之FPGA学习----RAM IP核使用实验

朴灿烈づ我的快乐病毒、 2023-09-23 15:34 127阅读 0赞

# 1 RAM IP核介绍 #

RAM 的英文全称是 Random Access Memory， 即`随机存取存储器`， 它可以随时把数据**写入**任一指定地址的存储单元，也可以随时从任一指定地址中**读出**数据，其`读写速度由时钟频率决定`

Xilinx 7 系列器件具有嵌入式存储器结构，嵌入式存储器结构由一列列 `BRAM(块 RAM)存储器模块`组成，通过对这些 BRAM 存储器模块进行配置，可以实现各种存储器的功能，例如：RAM、移位寄存器、ROM 以及 FIFO 缓冲器

Vivado 软件自带了 BMG IP 核(Block Memory Generator，块 RAM 生成器)，可以配置成 RAM 或者 ROM

# 2 实验任务 #

实验任务是使用 Xilinx BMG IP 核，配置成一个`单端口的 RAM`，然后对 RAM 进行读写操作。BMG IP 核配置成单端口 RAM 如图所示：

![在这里插入图片描述][71697217c6604753ac767e69080c6a43.png_pic_center]  
`图片来自《领航者ZYNQ之FPGA开发指南》`

*  **DINA：** RAM 端口 A 写数据信号
 *  **ADDRA：** RAM 端口 A 读写地址信号，对于单端口 RAM 来说，读地址和写地址共用同该地址线
 *  **WEA：** RAM 端口 A 写使能信号，`高电平`表示向 RAM 中写入数据，`低电平`表示从 RAM 中读出数据
 *  **ENA：** 端口 A 的使能信号，`高电平`表示使能端口 A，`低电平`表示端口 A 被禁止，禁止后端口 A 上的读写操作都会变成无效。另外 ENA 信号是可选的，当取消该使能信号后，RAM 会一直处于有效状态
 *  **RSTA：** RAM 端口 A 复位信号，可配置成高电平或者低电平复位，该复位信号是一个可选信号
 *  **REGCEA：** RAM 端口 A 输出寄存器使能信号，当 REGCEA 为高电平时，DOUTA 保持最后一次输出的数据，REGCEA 同样是一个可选信号
 *  **CLKA：** RAM 端口 A 的时钟信号
 *  **DOUTA：** RAM 端口 A 读出的数据

# 3 实验设计 #

## 3.1 创建工程 ##

新建工程，操作如图所示：

![在这里插入图片描述][5765c2e411a14cbe8ae5bea9fdbdf24b.png_pic_center]

输入工程名和工程路径，如图所示：

![在这里插入图片描述][0568e6039d1046618c478f21d13eb093.png_pic_center]

选择创建RTL工程，如图所示：

![在这里插入图片描述][b6cd69eed9dd4f3183b13cde2e189bb6.png_pic_center]

直接点击Next：

![在这里插入图片描述][3c7ae227e3d64eb49bb48c095da5ce93.png_pic_center]

继续点击Next：

![在这里插入图片描述][9ae3e10aebaf43f09c75c0d301fbbdf7.png_pic_center]

添加芯片型号，操作如图所示：

![在这里插入图片描述][11ffe23f205f426e8ca20e7835c711ef.png_pic_center]

完成工程创建：

![在这里插入图片描述][d2c11245d18c482eac42a18b35c372ab.png_pic_center]

## 3.2 设计输入 ##

点击IP Catalog，搜索Block Memory，如图所示：

![在这里插入图片描述][0191767e4a32471b8bfb7081f646c071.png_pic_center]

双击Block Memory Generator，弹出如下窗口：

![在这里插入图片描述][e939803a626a41389172b541af1bdf3b.png_pic_center]

*  **Component Name：** 设置该 IP 核的名称
 *  **Interface Type：** RAM 接口总线，选择 Native 接口类型(标准 RAM 接口总线)
 *  **Memory Type：** 存储器类型，可配置成 Single Port RAM(单端口 RAM)、Simple Dual Port RAM(伪双端口 RAM)、True Dual Port RAM(真双端口 RAM)、Single Port ROM(单端口 ROM)和 Dual Port ROM(双端口 ROM)，本实验选择 Single Port RAM，即配置成`单端口 RAM`
 *  **ECC Options：** Error Correction Capability，纠错能力选项，单端口 RAM 不支持 ECC
 *  **Write Enable：** 字节写使能选项，勾中后可以单独将数据的某个字节写入 RAM 中
 *  **Algorithm Options：** 算法选项，可选择 Minimum Area(最小面积) 、 Low Power(低功耗)和 Fixed Primitives(固定的原语)

设置端口A的参数，如图所示：

![在这里插入图片描述][4eb90bc7cc9d41cd8c74c0c61ef791a1.png_pic_center]

*  **Write Width：** 端口 A 写数据位宽，单位 Bit
 *  **Read Width：** 端口 A 读数据位宽，一般和写数据位宽保持一致
 *  **Write Depth：** 写深度，即 RAM 所能访问的地址范围为 0-31
 *  **Read Depth：** 读深度，默认和写深度保持一致
 *  **Operating Mode：** RAM 读写操作模式，共分为三种模式，分别是 Write First(写优先模式)、Read First(读优先模式)和 No Change(不变模式)。写优先模式指数据先写入 RAM 中，然后在下一个时钟输出该数据；读优先模式指数据先写入 RAM 中，同时输出 RAM 中同地址的上一次数据；不变模式指读写分开操作，不能同时进行读写
 *  **Enable Port Type：** 使能端口类型，Use ENA pin(添加使能端口 A 信号)；Always Enabled(取消使能信号，端口 A 一直处于使能状态)
 *  **Port A Optional Output Register：** 端口 A 输出寄存器选项，其中Primitives Output Register默认是选中状态，作用是打开 BRAM 内部位于输出数据总线之后的输出流水线寄存器
 *  **Port A Output Reset Options：** RAM 复位信号选项

Other Options 选项界面用于设置 RAM 的初始值：

![中在这里插入图片描述][b82790aab92a4398bafc88bad91b84e0.png_pic_center]

Summary选项界面显示了存储器的类型，消耗的 BRAM 资源等，如图所示：

![在这里插入图片描述][af42615e7e934d6aaad6d066761d6218.png_pic_center]

弹出如下窗口，直接点击Generate：

![在这里插入图片描述][89962d6e36e4430db23a28e732da0f13.png_pic_center]

点击OK即可：

![在这里插入图片描述][f39789b5fab04af7acd51f0b732909fe.png_pic_center]

IP 核自动生成的只读的 verilog 例化模板文件，双击打开，如图所示：

![在这里插入图片描述][fc02275d62454e358f246341cb05edcf.png_pic_center]

创建工程顶层文件，操作如图所示：

![在这里插入图片描述][ca4bf62edcff4e08b4beec81f3bd8ecd.png_pic_center]

创建文件，输入文件名ip\_ram：

![在这里插入图片描述][b1b941a4b1d6431f9391e9f18fec710a.png_pic_center]

创建完成：

![在这里插入图片描述][5dfdc782c2604a0890aaaeedcf6a9386.png_pic_center]

双击打开，输入代码如下：

module ip_ram( 
        input         sys_clk ,  //系统时钟 
        input         sys_rst_n,  //系统复位，低电平有效 
        output        ram  // 任意定义
        ); 
     
    //wire define 
    wire             ram_en      ;  //RAM 使能     
    wire             ram_wea     ;  //ram 读写使能信号,高电平写入,低电平读出  
    wire    [4:0]    ram_addr    ;  //ram 读写地址  
    wire    [7:0]    ram_wr_data ;  //ram 写数据   
    wire    [7:0]    ram_rd_data ;  //ram 读数据   
    
    //ram 读写模块 
    ram_rw  u_ram_rw( 
        .clk            (sys_clk      ), 
        .rst_n          (sys_rst_n    ), 
    //RAM 
        .ram_en         (ram_en       ), 
        .ram_wea        (ram_wea      ), 
        .ram_addr       (ram_addr     ), 
        .ram_wr_data    (ram_wr_data  ), 
        .ram_rd_data    (ram_rd_data ) 
        ); 
    
    //ram ip 核 
    blk_mem_gen_0  blk_mem_gen_0 ( 
        .clka  (sys_clk       ),  // input wire clka 
        .ena   (ram_en        ),  // input wire ena   
        .wea   (ram_wea       ),  // input wire [0 : 0] wea 
        .addra (ram_addr      ),  // input wire [4 : 0] addra 
        .dina  (ram_wr_data   ),  // input wire [7 : 0] dina 
        .douta (ram_rd_data  )  // output wire [7 : 0] douta 
        ); 
    endmodule

继续创建文件ram\_rw，如图所示：

![在这里插入图片描述][aa39fc1d72ca47cbaaf2c81863e1c3de.png_pic_center]

双击打开，输入代码：

module ram_rw( 
        input               clk        ,  //时钟信号 
        input               rst_n      ,  //复位信号，低电平有效 
      
        output              ram_en     ,  //ram 使能信号 
        output              ram_wea    ,  //ram 读写选择 
        output   reg  [4:0]  ram_addr   ,  //ram 读写地址 
        output   reg  [7:0]  ram_wr_data,  //ram 写数据 
        input        [7:0]  ram_rd_data   //ram 读数据         
        ); 
    
    //reg define 
    reg    [5:0]  rw_cnt ;                //读写控制计数器 
    //控制 RAM 使能信号 
    assign ram_en = rst_n; 
    //rw_cnt 计数范围在 0~31,写入数据;32~63 时,读出数据 
    assign ram_wea = (rw_cnt  <= 6'd31  && ram_en  == 1'b1) ? 1'b1 : 1'b0; 
    
    //读写控制计数器,计数器范围 0~63 
    always  @( posedge clk  or  negedge rst_n)  begin 
        if(rst_n  == 1'b0)
            rw_cnt  <= 1'b0;     
        else  if(rw_cnt  == 6'd63) 
            rw_cnt  <= 1'b0; 
        else 
            rw_cnt  <= rw_cnt + 1'b1;     
    end   
    
    //产生 RAM 写数据 
    always  @( posedge clk  or  negedge rst_n)  begin 
        if(rst_n  == 1'b0) 
            ram_wr_data  <= 1'b0;   
        else  if(rw_cnt  <= 6'd31)  //在计数器的 0-31 范围内，RAM 写地址累加 
            ram_wr_data  <= ram_wr_data + 1'b1; 
        else 
            ram_wr_data  <= 1'b0 ;    
    end   
    
    //读写地址信号 范围：0~31 
    always  @( posedge clk  or  negedge rst_n)  begin 
        if(rst_n  == 1'b0) 
            ram_addr  <= 1'b0; 
        else  if(ram_addr  == 5'd31) 
            ram_addr  <= 1'b0; 
        else     
            ram_addr <= ram_addr + 1'b1; 
    end 
    
    endmodule

如图所示：

![在这里插入图片描述][51fff4f553e74c6bbfc6e93e2113f398.png_pic_center]

## 3.3 分析与综合 ##

对设计进行分析，操作如图所示：

![在这里插入图片描述][e44561298a4b493b895ef2f6ff38757f.png_pic_center]

分析后的设计，Vivado自动生成顶层原理图，如图所示：

![在这里插入图片描述][0912e3edb573467482c0c6b4fc68d7ce.png_pic_center]

对设计进行综合，操作如图所示：

![在这里插入图片描述][e2700dc6a4094883a05f2e2631b4229d.png_pic_center]

综合完成后，弹出窗口如下，直接关闭：

![在这里插入图片描述][437176d8395543a49c28cca84fb4882f.png_pic_center]

## 3.4 约束输入 ##

创建约束文件，操作如图所示：

![在这里插入图片描述][8257170f5bae476ca9a608ce75df8313.png_pic_center]

创建文件，输入文件名：

![在这里插入图片描述][ba88fb6492c24bde88c8ef2dfb678cb9.png_pic_center]

双击打开，输入约束代码：

set_property -dict {
        PACKAGE_PIN U18 IOSTANDARD LVCMOS33} [get_ports sys_clk] 
    set_property -dict {
        PACKAGE_PIN J15 IOSTANDARD LVCMOS33} [get_ports sys_rst_n]

如图所示：

![在这里插入图片描述][77760c9a493e415c982d5dc2ea9ffe3e.png_pic_center]

## 3.5 设计实现 ##

点击 Flow Navigator 窗口中的 Run Implementation，如图所示：

![在这里插入图片描述][3a8afdbedb0b476c9662f80a81cc6e5b.png_pic_center]

点击OK：

![在这里插入图片描述][19a02d37bd5b4c9fb539f0112e1e3b05.png_pic_center]

报错，如图所示：

![在这里插入图片描述][4a29b61316dd45fb977e7d71a16cde53.png_pic_center]

错误解决方案：[Vivado 设计实现时报错The design is empty的解决方案(亲测有效)][Vivado _The design is empty]

## 3.6 功能仿真 ##

创建TestBench，操作如图所示：

![在这里插入图片描述][dbc73c6dd8474c36af295f56f16969df.png_pic_center]

创建文件，输入文件名：

![在这里插入图片描述][4c40c14002d644848977b212907a8258.png_pic_center]

创建完成：

![在这里插入图片描述][946aa91cd30c4c74bb7fef128c867021.png_pic_center]

双击打开，输入TestBench(激励)代码：

`timescale 1ns / 1ps 
     
    module tb_ip_ram (); 
     
    reg     sys_clk; 
    reg     sys_rst_n;       
     
    always #10 sys_clk = ~sys_clk; 
    
    initial  begin 
        sys_clk = 1'b0; 
        sys_rst_n = 1'b0; 
        #200 
        sys_rst_n = 1'b1; 
    end 
      
    ip_ram u_ip_ram( 
        .sys_clk          (sys_clk         ), 
        .sys_rst_n        (sys_rst_n      ) 
        ); 
    
    endmodule

如图所示：

![在这里插入图片描述][f0917fae1f444b338f134ca4b4fa15a1.png_pic_center]

开始进行仿真，操作如下：

![在这里插入图片描述][4040a1c15c734ddebfa79adc9fae586d.png_pic_center]

选择HDL仿真对象，这里把我们解决错误时，任意添加的输出ram也选择了(不需要选择)：

![在这里插入图片描述][86584a3d7e214a309623babc1af48754.png_pic_center]

选择HDL仿真对象：

![在这里插入图片描述][0e66044523634406bce34269548795e8.png_pic_center]

点击Restart，波形窗口中的当前仿真时刻点回归到0ns：

![在这里插入图片描述][8863a90d63544ea48a7fd58e49d91be7.png_pic_center]

删掉误添加的ram，开始仿真，ram进行写操作：

![在这里插入图片描述][f6c578a1de4d4a359803a45937d9c9e2.png_pic_center]

ram进行读操作：

![在这里插入图片描述][11b4b664b44d4baeb2a73a2180274189.png_pic_center]

关闭仿真：

![在这里插入图片描述][ee8e0bac2dc547f8a4a790805046f9e2.png_pic_center]

点击OK即可：

![在这里插入图片描述][ce609b2401f7406d9d4105ab3841a533.png_pic_center]

## 3.7 下载验证 ##

由于疫情，一直无法去实验室，故ZYNQ开发板不在身边，该步骤内容待更新

`致谢领航者ZYNQ开发板，开启FPGA学习之路！`

**希望本文对大家有帮助，上文若有不妥之处，欢迎指正**

**分享决定高度，学习拉开差距**

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[5765c2e411a14cbe8ae5bea9fdbdf24b.png_pic_center]: https://img-blog.csdnimg.cn/5765c2e411a14cbe8ae5bea9fdbdf24b.png#pic_center
[0568e6039d1046618c478f21d13eb093.png_pic_center]: https://img-blog.csdnimg.cn/0568e6039d1046618c478f21d13eb093.png#pic_center
[b6cd69eed9dd4f3183b13cde2e189bb6.png_pic_center]: https://img-blog.csdnimg.cn/b6cd69eed9dd4f3183b13cde2e189bb6.png#pic_center
[3c7ae227e3d64eb49bb48c095da5ce93.png_pic_center]: https://img-blog.csdnimg.cn/3c7ae227e3d64eb49bb48c095da5ce93.png#pic_center
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[0191767e4a32471b8bfb7081f646c071.png_pic_center]: https://img-blog.csdnimg.cn/0191767e4a32471b8bfb7081f646c071.png#pic_center
[e939803a626a41389172b541af1bdf3b.png_pic_center]: https://img-blog.csdnimg.cn/e939803a626a41389172b541af1bdf3b.png#pic_center
[4eb90bc7cc9d41cd8c74c0c61ef791a1.png_pic_center]: https://img-blog.csdnimg.cn/4eb90bc7cc9d41cd8c74c0c61ef791a1.png#pic_center
[b82790aab92a4398bafc88bad91b84e0.png_pic_center]: https://img-blog.csdnimg.cn/b82790aab92a4398bafc88bad91b84e0.png#pic_center
[af42615e7e934d6aaad6d066761d6218.png_pic_center]: https://img-blog.csdnimg.cn/af42615e7e934d6aaad6d066761d6218.png#pic_center
[89962d6e36e4430db23a28e732da0f13.png_pic_center]: https://img-blog.csdnimg.cn/89962d6e36e4430db23a28e732da0f13.png#pic_center
[f39789b5fab04af7acd51f0b732909fe.png_pic_center]: https://img-blog.csdnimg.cn/f39789b5fab04af7acd51f0b732909fe.png#pic_center
[fc02275d62454e358f246341cb05edcf.png_pic_center]: https://img-blog.csdnimg.cn/fc02275d62454e358f246341cb05edcf.png#pic_center
[ca4bf62edcff4e08b4beec81f3bd8ecd.png_pic_center]: https://img-blog.csdnimg.cn/ca4bf62edcff4e08b4beec81f3bd8ecd.png#pic_center
[b1b941a4b1d6431f9391e9f18fec710a.png_pic_center]: https://img-blog.csdnimg.cn/b1b941a4b1d6431f9391e9f18fec710a.png#pic_center
[5dfdc782c2604a0890aaaeedcf6a9386.png_pic_center]: https://img-blog.csdnimg.cn/5dfdc782c2604a0890aaaeedcf6a9386.png#pic_center
[aa39fc1d72ca47cbaaf2c81863e1c3de.png_pic_center]: https://img-blog.csdnimg.cn/aa39fc1d72ca47cbaaf2c81863e1c3de.png#pic_center
[51fff4f553e74c6bbfc6e93e2113f398.png_pic_center]: https://img-blog.csdnimg.cn/51fff4f553e74c6bbfc6e93e2113f398.png#pic_center
[e44561298a4b493b895ef2f6ff38757f.png_pic_center]: https://img-blog.csdnimg.cn/e44561298a4b493b895ef2f6ff38757f.png#pic_center
[0912e3edb573467482c0c6b4fc68d7ce.png_pic_center]: https://img-blog.csdnimg.cn/0912e3edb573467482c0c6b4fc68d7ce.png#pic_center
[e2700dc6a4094883a05f2e2631b4229d.png_pic_center]: https://img-blog.csdnimg.cn/e2700dc6a4094883a05f2e2631b4229d.png#pic_center
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