ZYNQ之HLS学习----开篇实验

绝地灬酷狼 2023-09-23 15:18 133阅读 0赞

# 1 Vivado HLS简介 #

Xilinx 推出的 Vivado HLS 工具可以直接使用`C、C++或 System C`来对 Xilinx 系列的 FPGA 进行编程

FPGA 设计中从底层向上一共存在着四种抽象层级，依次为：**结构性的、RTL、行为性的和高层**

**`Vivado HLS 的功能简单地来说就是把 C、C++ 或 SystemC 的设计转换成 RTL 实现，然后就可以在 Xilinx FPGA 或 Zynq 芯片的可编程逻辑中综合并实现了`**

# 2 开篇实验 #

实验任务是使领航者底板上的 PL LED0 和 PL LED1 以固定的频率交替闪烁，要求使用 C 或C++语言完成设计，然后综合得到 RTL 级实现并进行验证

## 2.1 HLS设计 ##

打开 Vivado HLS 工具，界面如图所示：

![在这里插入图片描述][3d867d8a94894146bf09051161d76bf2.png_pic_center]

如下图，创建一个新的工程，输入工程名和路径，点击Next：

![在这里插入图片描述][0171062d752c4a348f2b50da4062dfbb.png_pic_center]

如下图，继续点击Next：

![在这里插入图片描述][75f672e6bf804017856997a00e13a206.png_pic_center]

进入如下界面，继续点击Next：

![在这里插入图片描述][7535a2a771df4aa9827a17c616cbc42b.png_pic_center]

选择芯片型号，如图所示：

![在这里插入图片描述][a7267f522d5d4e96ac9127951c855d70.png_pic_center]

创建工程完成，界面如下：

![在这里插入图片描述][63a295732e5d4e4eb8c01ff6c4081b58.png_pic_center]

按下步骤新建源文件：

![在这里插入图片描述][d071eb5d445b415ba0ee081f7c313ea0.png_pic_center]

将源文件保存在工程目录下新建的名为src的文件下：

![在这里插入图片描述][2ae17fb634c547589009217578acf1dc.png_pic_center]

本次试验代码如下：

#include <ap_cint.h>
    
    #define DELAY 50000000
    
    void led_twinkle(uint2 *led ){
        
          int i = 0;
          for(i = 0; i < DELAY; i++){
        
               if(i < DELAY/2)
                 *led = 1;
               else
                 *led = 2;
         }
     }

输入代码，进行综合，如图所示：

![在这里插入图片描述][e8ea1196437f41e9826ac6dd3b21ab73.png_pic_center]

综合结果的报告，如图所示：

![在这里插入图片描述][5a3194144c8648e4a603dcde91e118d3.png_pic_center]

打开 Directive 标签页，右击 led\_twinkle ，选择Insert Directive，如图所示：

![在这里插入图片描述][b62b9f25fc434642bc0274b19946a481.png_pic_center]

弹出界面，作如下配置：

![在这里插入图片描述][b2d39eeffbbb419bbb248ee93c25e898.png_pic_center]

然后，源代码多出语句如下：

![在这里插入图片描述][9a9dfc357a924f52bb534129b1460b32.png_pic_center]

Directive 标签页，右击 led ，然后选择Insert Directive，如图所示：

![在这里插入图片描述][820893b40819429aa406ef7b73908247.png_pic_center]

进行如下配置：

![在这里插入图片描述][20c2de1ee0224eac9f6a919446ba3330.png_pic_center]

源码如下：

![在这里插入图片描述][b720ff3042584344a153b2847752de72.png_pic_center]

再次进行综合，综合报告如下：

![在这里插入图片描述][d6ee9d4c1c4b4763b8e61328b040a337.png_pic_center]

进行如下操作，导出RTL：

![在这里插入图片描述][d8680cda783741d2ad2152e7a7d0894a.png_pic_center]

弹出如下窗口，点击OK：

![在这里插入图片描述][212f46adc1494177aae8c51779f3f9bc.png_pic_center]

IP核如图所示：

![在这里插入图片描述][fae07c803c824e20870668c853d2b21a.png_pic_center]

## 2.2 IP验证 ##

创建工程，如图所示：

![在这里插入图片描述][dc6b961e566a44569a45166fa15b2fb0.png_pic_center]

输入工程名和工程路径，该路径与HLS工程路径保持一致：

![在这里插入图片描述][6459b8fa6ef14c3f8f859a6ac380659f.png_pic_center]

按如下操作：

![在这里插入图片描述][4e237a16aa8e4ffe995f07d019adb29d.png_pic_center]

选择芯片型号：

![在这里插入图片描述][66987237afca452a87723160b52173b3.png_pic_center]

工程创建完成：

![在这里插入图片描述][27194dd180634be9a65b5ddc7116eb25.png_pic_center]

将 HLS 设计过程中导出的 IP 核拷贝到 Vivado 工程目录下，在 Vivado 工  
程目录下新建一个名为ip\_repo的文件夹，然后拷贝并解压IP核压缩包：

![在这里插入图片描述][bf744621ef10492299ab9b2b1d847af5.png_pic_center]

将IP添加到工程的IP库，按如下操作：

![在这里插入图片描述][abb5b870032b49f7829e153fc6855250.png_pic_center]

点击IP中的Repository，然后点击+，添加IP核，如图所示：

![在这里插入图片描述][ee0394909f154036bd70c59f705feb0f.png_pic_center]

如图所示，点击OK：

![在这里插入图片描述][06123444f03c476f8401b16ad8ac6853.png_pic_center]

点击OK，完成IP核添加：

![在这里插入图片描述][259b3c57972d4d3b9d40655e31a6e105.png_pic_center]

创建Block Design，名字为system，如图所示：

![在这里插入图片描述][9f8464f9d21e4674a2ff375e364dcff8.png_pic_center]

如图操作，添加IP：

![在这里插入图片描述][df8a0853ef1241e59490af8047a310e3.png_pic_center]

添加Utility Vector Logic IP核：

![在这里插入图片描述][f8b43a8274d74fb9862046524f367a43.png_pic_center]

进行如下IP核配置：

![在这里插入图片描述][fa26d3d288ff48d387f8d99c27fe6f53.png_pic_center]

创建Port，如图所示：

![在这里插入图片描述][6dffbb8d249d412dbb9f6ccd0f42c598.png_pic_center]

sys\_clk Port类型选择Clock：

![在这里插入图片描述][63a25abc13fe4a9087c9d6f4b617e5b2.png_pic_center]

Reset类型的Port重命名为sys\_rst\_n：

![在这里插入图片描述][06b48b6fe4b843b3addbb63cecc7dd56.png_pic_center]

led设置为Other：

![在这里插入图片描述][3db928407b9d4a30a95a916bf0019626.png_pic_center]

验证设计，如图所示：

![在这里插入图片描述][62d58f98ec7e42199304785ed9e29afd.png_pic_center]

验证成功，点击OK：

![在这里插入图片描述][6edde576b07d47aba12141d642c6c00b.png_pic_center]

生成输入，操作如下：

![在这里插入图片描述][b4f49993842b47c48c37195ee6615aa3.png_pic_center]

选择Global，点击Generate：

![在这里插入图片描述][7fe24ec475e04d12bd5deb7b7c8c47eb.png_pic_center]

成功后，点击OK：

![在这里插入图片描述][570cd1a3ac034047b160701c5e8563cc.png_pic_center]

创建HDL，如图操作：

![在这里插入图片描述][c5ed9d6986074ac0b649b4fc9f6718f4.png_pic_center]

弹出如下窗口，点击OK：

![在这里插入图片描述][3342ea1df6b5478f82519a88a475e34e.png_pic_center]

创建约束文件，操作如下：

![在这里插入图片描述][bf478e1f4eec41cdbf5ff962e4109350.png_pic_center]

输入名字，点击OK：

![在这里插入图片描述][71c165c7fc4d42d894ea6578de360d05.png_pic_center]

完成约束创建：

![在这里插入图片描述][c97f8a9b68fc41d0a1d851addacebf96.png_pic_center]

管脚约束代码：

set_property -dict {
        PACKAGE_PIN U18 IOSTANDARD LVCMOS33} [get_ports sys_clk] 
    set_property -dict {
        PACKAGE_PIN J15 IOSTANDARD LVCMOS33} [get_ports sys_rst_n] 
    set_property -dict {
        PACKAGE_PIN J18 IOSTANDARD LVCMOS33} [get_ports {
        led[0]}] 
    set_property -dict {
        PACKAGE_PIN H18 IOSTANDARD LVCMOS33} [get_ports {
        led[1]}]

添加管脚约束信息：

![在这里插入图片描述][d27bf091c6c64d0da7df1776369bb579.png_pic_center]

生成比特流文件：

![在这里插入图片描述][d7f5b24f5101495cab5daf8ed3e9d3d4.png_pic_center]

点击OK：

![在这里插入图片描述][930c634ee1a942968fb48e407334d29c.png_pic_center]

点击Cancel即可：

![在这里插入图片描述][1fa8608ae8c34e1190db1d8452b8871f.png_pic_center]

## 2.3 下载验证 ##

由于疫情，一直无法去实验室，故ZYNQ开发板不在身边，该步骤内容待更新

`致谢领航者ZYNQ开发板，开启ZYNQ学习之路！`

**希望本文对大家有帮助，上文若有不妥之处，欢迎指正**

**分享决定高度，学习拉开差距**

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[1fa8608ae8c34e1190db1d8452b8871f.png_pic_center]: https://img-blog.csdnimg.cn/1fa8608ae8c34e1190db1d8452b8871f.png#pic_center