FPGA之乘法运算基于USE_DSP资源来实现

太过爱你忘了你带给我的痛 2022-03-21 11:09 353阅读 0赞

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FPGA之乘法运算基于USE\_DSP资源来实现

0 背景

最近在尝试采用并行40个通道运算来实现CT图像FDK算法的重建工作，其中每个通道运算具有一致性和独立性，主要涉及到乘法和加法运算，然后想将两个无符号数的乘法采用USE\_DSP硬核来实现。

1 过程

软件版本：Vivado 2017.4 Synthesis Settings： 采用工具默认设置。

程序编写完毕后，进行综合，然后查看utilization report，发现40个通道对应的乘法运算只使用了2个DSP48资源，理论上应该使用40个DSP48资源才是正确的，综合结果见图1所示。

2 解决

第一步：采用Verilog Code中添加Synthesis Attribute属性来对综合工具进行约束。

代码示例为 (\* use\_dsp48 = "yes" \*) reg \[19: 0\] line0\_multi\_resu;

参考官方手册UG901，《Vivado Design Suite User Guide》

结果： 再次进行综合，发现utilization report与添加Synthesis Attribute属性之前，并未发生变化，由此可知：该属性的添加尚未

达到要求，但是参见手册说明，应该是可以的；

第二步： 手动修改Synthesis Settings的相关参数选项。

主要修改了3个参数选项，见下图2红色标记部分所示。

flatten hierarchy：修改为none，这样可以保持模块间的层级关系，便于信号的查找和Debug；

keep equivalent register：修改为yes，务必勾选上。 否则综合工具还是会复用寄存器，造成综合时无法让所有通道采 用DSP资源并行实现；

max\_dsp：这个是dsp数量的上限参数，修改为所需即可，看手册上意思，一般不用修改也可以的。

结果：再次进行Synthesis操作，查看utilization report，如下图3所示。由此可知，DSP硬核资源消耗数量为40，即此时40个并行 通道对应乘法运算均采用DSP来实现，满足设计要求，问题得到解决了。

说明：在解决问题过程中，参考到2篇博客对我有所帮助，在此感谢博主无私的分享！

参考链接1：https://blog.csdn.net/FPGADesigner/article/details/82083829

参考链接2：《在vivado中使用attribute》 https://www.baidu.com/link?url=9H0KwVbuMJgngbuT3imC-oEN7FGvSZZvA\_mobt4Er7IzA5M0qHpfBpLqvzXrrKelu6Qe--8RrT17DfOye\_VeSq&wd=&eqid=f6bf4d47000411b5000000055be38545  
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作者：CAOXUN\_FPGA  
来源：CSDN  
原文：https://blog.csdn.net/CAOXUN\_FPGA/article/details/83859723  
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