quartus生成qdb文件_Intel Quartus Prime Pro Edition用户指南: 设计编译

浅浅的花香味﹌ 2023-01-09 01:24 114阅读 0赞

版本信息

所作的更新针对于: Intel® Quartus® Prime设计套件 19.4

1. 设计编译

Intel® Quartus® Prime Compiler在对您的设计进行综合，布局和布线后生成器件编程文件。Compiler支持各种高级，HDL和原理图设计输入方式。Compiler模块包含IP生成(IP Generation)，分析&综合(Analysis & Synthesis)，适配器(Fitter)，时序分析器(Timing Analyzer)和编程文件生成工具(Assembler)。

Compilation Dashboard

Intel® Quartus® Prime Pro Edition版本的Compiler支持如下高级功能： 支持Intel® Arria® 10，Intel® Cyclone® 10 GX，Intel® Stratix® 10和Intel® Agilex™器件。

Incremental Fitter optimization(增量式Fitter优化)—在Fitter的每阶段后进行分析和优化，以达到性能最大化并缩短总编译时间。

Hyper-Aware Design Flow(超感知设计流程)—使用Hyper-Retiming和Fast Forward编译实现Intel® Stratix® 10和Intel® Agilex™器件中最高性能。

Partial Reconfiguration(局部重配置)—部分FPGA动态重配置，而其余FPGA继续运行。

Block-Based Design Flows(基于块的设计流程)—对设计模块的保留和重复使用。

1.1. 编译概述

模块化Compiler支持仅运行需要的处理。每个Compiler模块在整个编译过程中运行特定功能。运行任何模块时，Compiler自动运行必要模块并在每个阶段生成详细报告。Compiler可在每个阶段后保留一张编译结果的“快照”。

表 1.编译模块 编译过程 说明 IP生成(IP Generation) 确定工程中IP组件的状态和版本。报告需升级的旧IP。

分析&综合(Analysis & Synthesis) 综合，优化，最小化并将设计逻辑映射到器件资源。经过"综合"的快照保留本阶段的结果。

分析&解析(Analysis & Elaboration)是分析&综合(Analysis & Synthesis)的其中一个阶段。此阶段检查设计文件和工程错误。

Fitter (Place & Route)(适配(布局和布线)) 将设计的布局和布线分配给指定器件资源，同时遵守时序和布局约束。Fitter(适配)包括如下阶段： Plan(规划)—布局所有外设单元(例如，I/O和PLL)并确定合法时钟规划，无需内核布局或布线。经“规化”的快照保留本阶段的结果。

Early Place(早期布局)—将所有内核单元放置在大致位置以便于设计规划。完成Intel® Stratix® 10和Intel® Agilex™设计的时钟规划。“早期规划”的快照保留本阶段的结果。

Place(布局)—将全部内核单元放置到合法位置。“布局”快照保留该阶段的结果。

Route(布线)—创建设计中各单元之间的所有布线。“布线”快照保留本阶段结果。

Retime(重新定时)—将现有寄存器移动(重定时)到Hyper-Register，以实现细粒度性能提升。“重新定时”的快照保留本阶段的结果。1

Fitter(定案)—对于Intel® Arria® 10和Intel® Cyclone® 10 GX器件，会将不需要的tile转换成High-Speed或Low-Power。对于Intel® Stratix® 10和Intel® Agilex™器件，会执行post-Route fix-up(后路由修复)。“定案”快照保留本阶段结果。

快进时序收敛建议(Fast Forward Timing Closure Recommendations) 生成详细报告，估算通过特定RTL修改可实现的性能增益。

时序分析(Timing Analysis) 通过Timing Analyzer分析并验证所有设计逻辑的时序性能。

功耗分析(Power Analysis) 估算器件功耗的可选模块。指定设计中每个I/O单元的电气标准和每个I/O标准的电路板走线模型。

编程文件生成工具(Assembler) 将Fitter布局和布线约束转换为FPGA器件的编程图像。

EDA网表撰写程序(EDA Netlist Writer) 生成用于其他EDA工具的输出文件。

1 仅Intel® Stratix® 10和Intel® Agilex™器件可进行Retiming和Fast Forward编译。

1.1.1. 编译流程

Intel® Quartus® Prime Pro Edition Compiler支持各种流程，有助于性能最大化和编译处理时间最小化。灵活高效的模块化Compiler允许通过单命令顺序运行所有模块，或单独运行和优化编译的每个阶段。

开发和优化设计时，可仅运行需要的Compiler阶段，而无需等待整个编译。仅在设计完成且准备运行所有Compiler模块生成器件编程图像时才进行完整编译。

表 2.编译流程 编译器流程 功能 早期布局流程(Early Place Flow) 将所有内核单元放置于大致位置以便进行设计规划。运行Early Place查看Chip Planner中设计单元的初始高级布局，或调试并调整时序约束。此信息有益于指导平面规划决策。

增量式优化流程(Incremental Optimization Flow) 增量式优化允许每个Fitter阶段后停止进行中的处理，以分析结果并在进入下一编译阶段前调整设置或RTL。此迭代流程可在每个阶段进行优化，无需等待完整编译结果。

Hyper-Aware设计流程(Hyper-Aware Design Flow) 结合自动寄存器重定时(Hyper-Retiming)和针对性时序收敛建议(Fast Forward Compilation)实现，可最大限度利用Hyper-Register并推动Intel® Stratix® 10和Intel® Agilex™器件达到最高性能。

完整编译流程(Full Compilation Flow) 按顺序启动所有Compiler模块进行综合、配合(fit)、分析最终时序并生成器件编程文件。默认情况下，Compiler仅生成和保留完整编译期间的综合和最终快照。可选择性使能Enable Intermediate Fitter Snapshots以保留规划、布局、路由和重定时后的快照。

局部重配置(Partial Reconfiguration) 动态重配置FPGA的一部分，而其余FPGA设计继续运行。

基于块的设计流程(Block-Based Design Flows) 支持在一个或多个工程中对设计模块的保留和再使用。可在其他工程中重复使用已综合或最终的设计块。可重复使用的设计块可包含器件内核或外设资源。

1.1.2. 编译层次

Intel® Quartus® Prime Pro Edition Compiler生成一个分层式工程结构，分隔每个设计实体各编译阶段的结果。例如，synthesized目录包含Analysis & Synthesis阶段的快照。

如果使用设计分区，如基于块的设计中，Compiler还会隔离每个设计分区的结果。Compiler完整保留分区内的布线选择和布局。设计分层中其他分区的变更对本分区无影响。该分层结构支持优化特定设计单元且不影响其他分区中的布局和布线选择。分层项目结构还支持分布式工作组和跨多台机器的编译处理。

图 1.分层式工程结构(Intel® Stratix® 10设计)

1.2. 设计综合

设计综合(Design synthesis)是将设计源文件转换成原子网表(atom netlist)以映射到器件资源的过程。可指定影响综合处理的各种设置。Intel® Quartus® Prime Compiler的Analysis and Synthesis模块综合符合编译标准的Verilog HDL (.v)、VHDL (.vhd)和SystemVerilog (.sv)。Compiler还可综合Block Design File (.bdf)原理图文件和由其他EDA工具生成的Verilog Quartus Mapping (.vqm)文件。

Synthesis审查设计的逻辑完整性和一致性，并检查边界连接性和句法错误。Synthesis也最小化和优化设计逻辑。例如， synthes从“行为”语言(如，Verilog HDL、VHDL和SystemVerilog)推断D触发器，锁存和状态机。必要时Synthesis可通过Intel® Quartus® Prime IP库中的模块替换运算符，如“+”或“–”。Synthesis期间，Compiler可更改或删除用户逻辑和设计节点。Intel® Quartus® Prime synthesis可最大限度减少门控数，删除冗余逻辑，确保器件资源的有效使用。

Synthesis结束时，Compiler生成原子网表(atom netlist)。Atom是指FPGA器件中最基础的硬件资源。Atom包括整理成查找表( look-up table)的逻辑单元，D触发器，I/O管脚，块存储器资源，DSP块以及atom之间的连接。原子网表是在硅晶中实现设计时，设计综合所需原子单元的数据库。

图 2.设计综合

1.2.1. 运行综合

可将设计综合作为完整编译中的一部分运行，或作为独立处理运行。运行综合前，请指定控制综合处理的设置。Message窗口动态显示进程信息，告警或错误。Analysis & Synthesis处理后，Synthesis报告提供关于您工程综合的详细信息。运行综合，请执行如下步骤。 通过有效设计文件创建或开启Intel® Quartus® Prime工程以进行编译。

运行综合之前，请指定影响综合的设置和约束，如下：

为Verilog HDL输入文件综合指定选项，点击Assignments > Settings > Verilog HDL Input。

为VHDL输入文件综合指定选项，点击Assignments > Settings > VHDL Input。

指定影响编译处理时间的选项，请点击Assignments > Settings > Compilation Process Settings。

指定Compiler的高级优化策略和其他选项，点击Assignments > Settings > Compiler Settings。按照优化模式指定优化目标。

在Compiler Settings页面使能或禁用Enable Intermediate Fitter Snapshots选项以生成或保留运行完整编译时Plan、Place、Route和Retime阶段的快照。默认情况下Compiler不会生成这些过程中的快照。

要指定高级综合设置，请点击Assignments > Settings > Compiler Settings，然后点击Advanced Settings (Synthesis)。

考虑为耗尽所有DSP资源的计算密集型设计使能分形(fractal)综合，请参阅分形综合优化中的指南。

要运行综合，请点击Compilation Dashboard上的Synthesis。

1.2.1.1. 综合期间保留寄存器

Intel® Quartus® Prime综合将门控数量最小化，合并冗余逻辑并确保器件资源的有效利用。如果需要在综合过程中保留指定寄存器，则可指定以下实体级约束。

分配Preserve Registers in Synthesis或Preserve Fan-Out Free Register Node选项以允许对已保留寄存器进行Fitter优化。Preserve Registers会限制了保留寄存器的Fitter优化。通过点击Assignments > Assignment Editor，修改.qsf文件，或在RTL中指定综合属性，从而指定综合保留约束。

表 3.综合保留项 约束 说明 允许Fitter Optimization? 约束句法 Preserve Registers in Synthesis 防止在综合期间删除寄存器。该设置不影响重定时或Fitter中的其他优化。 Yes PRESERVE\_REGISTER\_SYN\_ONLY ON|Off -to .qsf

preserve\_syn\_only or syn\_preservesyn\_only(synthesis attributes)

Preserve Fan-Out Free Register Node 避免综合期间删除无扇出的被约束寄存器。

PRESERVE\_FANOUT\_FREE\_NODE约束无法保留无扇出寄存器，该寄存器的Verilog HDL或VHDL模块中没有您指定的扇出。要保留这些无扇出寄存器，请实现源文件：(\*noprune\*)reg r;中的noprune 编译指令(pragma)

如果该模块有多个实例，而仅某些实例需要保留无扇出寄存器，则可在HDL的寄存器中设置一个虚编译指令(dummy pragma)并设置PRESERVE\_FANOUT\_FREE\_NODE。该虚编译指令允许寄存器综合实现该约束。例如，在Verilog HDL中对寄存器r设置如下虚编译指令： (\*dummy\*)reg r; Yes PRESERVE\_REGISTER\_FANOUT\_FREE\_NODE ON|Off -to .qsf

no\_prune on (综合属性)

Preserve Registers 防止综合期间删除和连续优化约束寄存器。顺序性网表优化可消除冗余寄存器和具有固定驱动器的寄存器。 不需要 PRESERVE\_REGISTER ON|Off -to .qsf

preserve, syn\_preserve, 或keep on (综合属性)

1.2.2. 查看综合报告

Compilation Report窗在编译处理期间自动开启。Report窗显示当前工程修正中各部分的综合结果详情。

图 3.综合报告

表 4.综合报告(取决于设计) 生成报告 说明 Summary 显示关于综合的摘要信息，例如，状态，日期，软件版本，实体名称，器件系列，时序模型状态以及各类型逻辑利用率。

Synthesis Settings 罗列设计处理过程中所有综合设置的值。

Parallel Compilation 罗列综合器件使用并行处理的规范。

Resource Utilization By Entity 列出设计综合的每个实体中使用的所有逻辑类型。

Multiplexer Restructuring Statistics 提供综合执行中多路复用重组量的统计信息。

IP Cores Summary 列出设计综合中每个IP核实例的详细信息。具体包括IP核名称，经销商，版本，许可类型，实体实例和IP包含文件。

Synthesis Source Files Read 列出设计综合中所有源文件的详细信息。具体包括文件路径，文件类型和与库相关的信息。

Resource Usage Summary for Partition 列出设计综合的每个设计分区中使用的所有逻辑类型。

RAM Summary for Partition 列出设计综合的每个设计分区中RAM使用情况的详细信息。具体包括名称，类型，模式和密度。

Synthesis Messages 列出Analysis & Synthesis进程中所观察的情况报告，包括全部信息，警告和错误消息。

1.3. 设计布局和布线

Compiler的Fitter模块(quartus\_fit)执行设计布局和路由选择。布局和布线期间，Fitter鉴于您指定的Fitter设置和约束的同时确定目标FPGA器件中逻辑的最佳性能和路由选择。

默认情况下，Fitter选择适当的资源，互连通路和管脚位置。如果要将逻辑分配给特定器件资源，则Fitter会尝试匹配这些要求，然后适配并优化其余未约束的设计逻辑。如果Fitter无法适配当前目标器件中的设计，则Fitter将终止编译并发布错误消息。

Intel® Quartus® Prime Pro Edition Fitter引入一种将解析式和退火式布局技术相结合的混合型布局技术。解析式布局可确定初始数学性起始布局。随后退火技术对高资源利用率情境下的逻辑块布局进行细微调整。

1.3.1. 使用Compilation Dashboard

Compilation Dashboard提供对编译流程每个阶段的设置，控制和报告的即时访问。

打开工程时，默认显示Compilation Dashboard，或在“Tasks”窗口中点击Compilation Dashboard，将其重新打开。

图 4.Compilation Dashboard 点击Pencil图标编辑编译流程中本阶段的设置。

点击Compiler阶段运行1个或多个Compiler阶段。

点击Report，RTL Viewer，Technology Map Viewer，Timing Analyzer或Snapshot Viewer图标获得该阶段分析结果。

随着流程中Compiler的进程，dashboard更新每个模块的状态并使能点击后获得报告和分析的图标。

1.3.2. 运行Fitter

Compiler的Fitter模块执行设计布局和布线的所有阶段，包括Plan(规划)，Early Place(早期布局)，Place(布局), Route(布线)和Retime(重定时)阶段。

Intel® Quartus® Prime Pro Edition Compiler允许对每个独立Fitter阶段进行控制和优化，包括Plan(规划)，Early Place(早期布局)，Place(布局)和Route(布线)阶段。作为完整设计编译的一部分时，运行Fitter的全部阶段，或设计综合后，单独运行任何Fitter阶段。运行Fitter前，可指定影响Fitter处理的设置。

运行某个Fitter阶段后，查看详细报告数据并分析该阶段的时序。Compiler默认保留Fitter结果的最后快照。 指定初始Fitter约束： 指定器件I/O管脚，点击Assignments > Pin Planner。

指定器件外设，时钟和I/O接口，点击Tools > Interface Planner。

约束逻辑布局区域，点击Tools > Chip Planner。

指定Fitter优化目标，点击Assignments > Settings > Compiler Settings。在优化模式详细说明这些选项。

通过Fitter选项微调布局和布线，可点击Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)。

运行一个或多个Fitter阶段，点击Compilation Dashboard上的命令，如下：

顺序运行所有Fitter阶段，点击Fitter。

仅运行器件外设布局和路由选择，点击Plan。

仅运行早期布局，点击Early Place。

仅运行逻辑布局，点击Place。

仅运行逻辑布线，点击Route。

仅运行ALM寄存器到Hyper-Register重定时，点击Retime。2

运行Implement流程(运行Plan、Place、Route和Retime阶段)，点击Fitter(Implement)。

运行Finalize流程(运行Plan、Early Place、Place、Route、Retime和Finalize阶段)，点击Fitter(Finalize)。

2 仅Intel® Hyperflex™体系结构器件可使用重定时。

1.3.2.1. Fitter命令

使用Fitter命令从Processing菜单或Compilation Dashboard启动Fitter处理。

表 5.启用Fitter命令 命令 说明 Start Fitter (Plan) 加载已综合的外设布局数据和约束，并将外设单元分配到为器件I/O资源。该命令创建规划后的快照。

Start Fitter (Early Place) 将所有内核单元放置在大概位置以便于设计规划。该命令会创建布局后的快照。默认情况，Early Place(早期布局)不会在完整编译流程期间运行，但您将其设置为“默认开启”或直接从Compilation Dashboard运行。

Start Fitter (Place) 将所有内核单元布局到合法位置。该命令创建布局后的快照。

Start Fitter (Route) 创建设计中单元之间的所有布线。该命令创建布线后的快照。

Start Fitter (Retime) 执行寄存器重定时并将现有寄存器移入Hyper-Registers，以通过移除重定时限制和消除关键路径来提高性能。Retime阶段后，Compiler可能报告短程路径保持违规。Fitter(Finalize)阶段期间，Fitter可识别保持违规的短程路径并通过在路径沿线添加路由线缆进行更正。该命令创建重定时后的快照。

Start Fitter (Finalize) 对设计执行布线后优化。该阶段将不需要的tile从High Speed转换为Low Power。该命令创建最终快照。对于Intel® Stratix® 10和Intel® Agilex™设计，Fitter还会进行布线后修复以更正因重定时导致的任何短程路径保持违规。

1.3.2.2. 使能物理综合优化

物理综合优化可通过执行组合和顺序优化以及寄存器复制来改善电路性能。

使能物理综合选项： 点击Assignments > Settings > Compiler Settings。

要使能重定时，组合优化和寄存器复制，可点击Advanced Settings (Fitter)。接下来，使能Physical Synthesis。

在Netlist Optimizations报告中查看物理综合结果。

1.3.3. 查看Fitter报告

Fitter对布局和布线的每个阶段生成详细报告和消息。Fitter Summary报告关于Fitter运行的基本信息，例如，软件版本，器件系列，时序模型和逻辑利用率。

1.3.3.1. 规划阶段报告

Plan阶段报告将说明在Fitter的外设规划阶段发现的I/O，接口和控制信号。

图 5.规划阶段报告(Intel® Arria® 10和Intel® Cyclone® 10 GX设计)

对于Intel® Arria® 10和Intel® Cyclone® 10 GX设计，Plan阶段包括Global & Other Fast Signals Summary报告，允许用于验证被Compiler提升为全局时钟的时钟。Intel® Stratix® 10和Intel® Agilex™设计中Early Place阶段之后进行时钟规划。

1.3.3.2. 布局阶段报告

Place阶段报告说明Fitter在逻辑布局期间分配的所有器件资源，以及对Logic Lock区域和全局及其他快速信号的使用。

图 6.布局阶段报告

1.3.3.2.1. 全局信号可视化报告

对于Intel® Stratix® 10和Intel® Agilex™设计，可访问Global Signal Visualization(全局信号可视化)报告在交互式热图中查看全局信号布线和时钟扇区利用率。

全局信号可视化报告中的热图

该报告支持追踪每个单独时钟的布线和布局。可使用该数据分析全局信号布线拥塞问题，以及调试全局信号布局和布线故障。

查看全局时钟树实现详情并评估其容量以将更多全局喜好添加到设计中。在出现时钟树综合错误的情况下，该报告还可显示故障信号的目标区域以及导致路由拥塞的竞争信号。

交互式热图使用颜色梯度显示该扇区中终止状态时钟信号的时钟扇区拥塞。将光标悬停在表格中的时钟信号上方可突出显示该时钟信号使用的扇区和路由选择单元。在表格中选择时钟信号时，所有不相关的扇区和布线单元会变暗，而仅突出显示该信号使用的扇区和布线单元。报告中使用堆叠式层次视图报告显示不同层次上全局时钟的路由选择。

图 7.全局布线线缆利用情况(单层)

图 8.Heat Map Sector和Routing Wire Utilization(全部层次)

将显示以Show Routing Utilization和Show Sector Utilization过滤。表格内容会基于您在热图中的选择而改变。可先搜索Signal Names，然后选择信号名称，其属性显示于下方窗格中。选择需要在其他工具中Locate的任何信号。

图 9.信号名称和属性详情

1.3.3.3. 布线阶段报告

Route阶段报告说明Fitter在路由选择阶段分配的所有器件资源。具体包括类型，数量和每个资源类型的总体百分比。Route阶段还报告延迟链摘要信息。

图 10.布线阶段报告

1.3.3.3.1. 全局布线器线缆利用情况

Global Router Wire Utilization Map报告显示交互式热土中的全局信号路由选择。本报告显示长布线和短布线线路的布线利用率。还可使用该报告获取设计中所有网络的详细视图。本报告的热图网格显示可用器件LAB。随着使用率0%至100%，网格颜色从蓝色渐变为红色。如果使用率大于过100%。则颜色为粉红。

图 11.全局布线器线缆利用情况热图(多层)

筛选Global Router Wire表格，以显示Directions中的short或long Wirelengths。表格内容基于您在热图中所做出的选择而改变。可搜索Signal Names，然后单选或多选信号名称，并在下方窗格中显示其属性。在表格中选择1个或多个节点以在各个编辑器中Locate(定位)。

图 12.全局布线器线缆利用详情

1.3.3.4. 重定时阶段报告

对于Intel® Stratix® 10和Intel® Agilex™设计，Fitter生成显示Retime阶段结果的详细报告，其中包括Retiming Limit Details报告。该报告列举了限制原因，以及关于每个时钟传输的关键链和针对关键链的建议。

图 13.重定时限制详情

1.3.3.5. 定案阶段报告

Finalize阶段报告说明最终布局和路由选择操作，包括： HSLP摘要。对于Intel® Arria® 10和Intel® Cyclone® 10 GX设计，Compiler将不必要的tile转换成High-Speed或Low-Power(HSLP)tile。

Post-route保留修整数据。对于Intel® Stratix® 10和Intel® Agilex™设计，Compiler保留Retime阶段后短距离路径违规。通过沿路径添加路由线，Fitter在Fitter(Finalize)阶段期间识别并纠正具有保持违规的短距离路径。

图 14.定案阶段报告(Intel® Stratix® 10设计)

1.4. 增量式优化流程

Intel® Quartus® Prime Pro Edition支持在设计编译的每个阶段进行增量优化。增量优化中，按顺序运行下一编译模块前，可独立运行和优化每个编译阶段。Compiler将每个阶段的结果通过快照形式保留以进行分析。对设计或约束进行更改时，Compiler仅运行受更改影响的阶段。综合或任何Fitter阶段后，可查看结果并运行时序分析。根据需要修改设计RTL或Compiler设置。然后重新运行综合或Fitter并评估更改后的结果。重复该处理直到模块性能满足要求。该流程可最大化每个阶段的结果，且无需等待整个编译结果。

图 15.增量式优化流程

表 6.Fitter阶段的增量式优化 Fitter阶段 增量式优化 Plan(规划) 此阶段后，可运行规划后时序分析以验证时序约束，并使跨时钟时序窗口生效。查看外设(I/O)的布局和属性。

Early Place(早期布局) 本阶段后，Chip Planner可显示设计单元的初始高级布局。使用该信息指导您的布局规划决策。

Place(布局) 该阶段后，确认Compilation Report中的资源和逻辑，并在Chip Planner中查看设计单元布局。

Route(布线) 此阶段后，执行详细设置和保持Timing Analyzer中的时序收敛，并通过Chip Planner查看布线拥塞。

Retime(重定时) 此阶段后，查看Fitter报告中的Retiming结果，更正限制进一步重定时优化的约束。

注： 仅当您开启Enable Intermediate Fitter Snapshots (Assignments > Settings > Compiler Settings)时，Compiler才默认保存完整编译期间已规划、已布局，已布线和重定时后的快照。也可单独运行Fitter过程的中间阶段并生成相应快照。

1.4.1. Synthesis或Fitting期间的并发分析(Concurrent Analysis)

如果运行Analysis & Synthesis或Fitter，则可在下游Fitter阶段运行的同时访问结果。一旦dashboard中的Concurrent Analysis图标显示为有效时，就可以不中断编译但同时查看分析情况。

Analysis & Synthesis期间，可点击Dashboard上的Concurrent Analysis图标查看报告，RTL Viewer或Technology Map Viewer。Fitter在进行处理时，如果此阶段期间显示Timing Analyzer图标，则可选择进行时序分析，并在Fitter阶段查看Technology Map Viewer快照。并发分析期间不应修改时序约束，因为会影响底层编译结果。但可随时停止编译，并在源文件中修改.sdc约束，然后点击Timing Analyzer图标以新修改的约束重新开始分析。

图 16.并发分析选项

1.4.2. 分析Compiler快照

可在运行下一阶段或完整编译之前，分析编译快照结果对设计进行评估。通过分析Compiler快照隔离潜在问题并减少运行设计编译消耗的总时间。

1.4.3. 早期布局流程

Early Place从为器件资源分配内核逻辑开始。运行Early Place快速查看迭代平面规划变更后的效果，且无需等待完整布局或完整编译。Compiler保留Early Place结果的快照。Early Place之后，点击Timing Analyzer图标验证.sdc约束。请勿使用Early Place时序结果与Final 时序结果进行对比，因为早期快照和最终快照之间并无关联。

如果在compilation dashboard上使能Early Place阶段或通过使能Settings > Compiler Settings > Fitter Settings (Advanced) > Run Early Place During Compilation，则Fitter处理期间自动运行Early Place。

1.4.3.1. 早期布局后的时钟规划

Intel® Stratix® 10和Intel® Agilex™器件支持Early Place阶段后进行时钟规划，查看Global & Other Fast Signals报告了解详细信息并对工程中的时钟进行规划。Early Place后查看时钟详细信息，请按以下步骤： Compilation Dashboard中，点击Early Place阶段。

Compilation Report中，在Early Place Stage文件夹下，点选Global & Other Fast Signals Details或Global & Other Fast Signals Summary报告。

图 17.全局&其他快速信号详情报告

该报告提供时钟树路径长度和深度。从时钟源到时钟树的最短路径长度以及最小时钟树深度，可产生最佳时钟性能。

要将时钟路径长度和时钟树深度可视化，请点击Tools > Chip Planner。

在Chip Planner Tasks窗格中，点选Clock Reports文件夹下的Report Clock Details。

Report Clock Details对话框中，点击OK。Report窗格中罗列了设计中的所有时钟。

Report窗格中，会突出显示Chip Planner中1个或多个时钟的时钟元素。

图 18.Chip Planner中的时钟可视化

1.4.3.2. Early Place后运行late\_place

运行Early Place阶段后，就可运行late\_place，而非完整Place阶段后，以减少总编译时间。late\_place会跳过Early Place安排的布局。Place阶段包括Early Place和late\_place阶段。 Intel® Quartus® Prime GUI不支持late\_place选项。仅命令行有late\_place选项，且在从GUI或命令行运行Early Place阶段后。late\_place生成布局后的快照。访问“命令行帮助”显示关于late\_place自变量的详细信息。

注： 键入quartus\_fit –help=late\_place获取有关该自变量的命令行帮助。

Early Place后运行late\_place： 运行Early Place阶段并生成Early Place快照，执行以下操作之一：

从GUI中运行Early Place，在Compilation Dashboard上点选Early Place。Compiler运行所需的首要必备阶段。

要在命令行运行Early Place(以及首要必备阶段)，请运行如下命令。"-"符等同于双连字符：quartus\_ipgenerate quartus\_syn quartus\_fit -plan quartus\_fit -early\_place

注： 必须在运行late\_place前生成早期布局后的快照，佛则Fitter会报错。

在Compilation Report和Chip Planner (Tools > Chip Planner)的Early Placed Fitter报告中查看Early Place的结果。

如果满意Early Place结果，则键入以下命令之一继续late\_place阶段或后续阶段。查看late\_place结果并通过 .fit.place.rpt文件处理消息。

quartus\_fit –late\_place (runs late\_place)

quartus\_fit –late\_place –route (runs late\_place and route)

quartus\_fit –late\_place –route –finalize (runs late\_place and finalize)

1.4.4. 规划阶段后验证外设(I/O)

Compiler在Plan阶段开始外设布局，并报告关于外设单元，如I/O管脚和PLL的数据。Plan阶段后，先查看Compilation Report评估外设单元布局，随后才进入下一编译阶段。

图 19.规划阶段外设布局消息 Compilation Dashboard中，点击Plan阶段。

Compilation Report中，在Plan Stage文件夹下，点击Input Pins，Output Pins，I/O Bank Usage，PLL Usage Summary或其他报告。验证I/O管脚属性，例如，物理管脚位置， I/O标准和PLL布局。

图 20.输入管脚报告

对于Intel® Arria® 10和Intel® Cyclone® 10 GX设计，点击Global & Other Fast Signals Summary报告以验证被Compiler提升为全局时钟的时钟。Intel® Stratix® 10和Intel® Agilex™设计中Early Place阶段后就进行时钟规划。

图 21.全局和其他快速信号报告显示时钟提升(Intel® Arria® 10和Intel® Cyclone® 10 GX FPGAs)

1.5. Hyper-Aware(超感知)设计流程

Intel® Quartus® Prime Pro Edition Compiler有助于您充分利用Intel® Stratix® 10和Intel® Agilex™器件中的Intel® Hyperflex™体系结构。使用Hyper-Aware设计流程可缩短设计周期并优化性能。

Hyper-Aware设计流程结合自动寄存器重定时(Hyper-Retiming)和针对性时序收敛建议(Fast Forward Compilation)实现，最大限度利用Hyper-Register并推动Intel® Stratix® 10和Intel® Agilex™器件达到最高性能。

Hyper-Aware设计流程

Hyper-Retiming

Intel® Hyperflex™体系结构的关键创新在于每个布线段和块输入中添加多个Hyper-Register。通过最大限度使用Hyper-Register提高设计性能。Hyper-Register的广泛应用提高了寄存器之间时间延迟的平衡并缓解了关键路径延迟。Hyper-Retiming将寄存器从ALM移出并在适当时候将其重定时为Hyper-Register。Hyper-Retiming在适配期间自动运行，且仅需最小限度工作量，就能实现性能的显著提高。

图 22.Hyper-Register体系结构

快进编译(Fast-Forward Compilation)

如果您不止需要优化Hyper-Retiming，则可运行Fast Forward编译生成时序收敛建议，从而打破关键性能瓶颈。Fast Forward编译精确显示通过RTL变化产生最大影响的位置，并报告从每个变化中预期获取的性能收益。Fitter不会自动对RAM和DSP块进行寄存器重定时。但是，Fast Forward会分析显示此优化的潜在性能优势。

Fast-Forward编译识别添加流水线阶段(Hyper-Pipelining)的最佳位置，以及每种情况下预期的性能优势。修改RTL将流水线阶段布置在每个时钟域边界后， Hyper-Retimer会自动将时钟域内的寄存器放置在最佳位置，以最大限度提高性能。在RTL中实施此建议以获得类似结果。完成任何更改后，重新运行Hyper-Retimer直到结果符合性能和时序要求。Fast Forward编译不会作为完整编译的一部分自动运行。使能或运行Compilation Dashboard中的Fast Forward compilation。

表 7.HyperFlex优化步骤 优化步骤 技术 说明 Step 1 Hyper-Retiming Retimer将现有寄存器移动到Hyper-Register中。

Step 2 Fast Forward Compile Compiler生成特定于设计的时序收敛建议并预测性能提升情况。

Step 3 Hyper-Pipelining 使用Fast Forward编译来识别在RTL中添加新寄存器和流水线阶段的位置。

Step 4 Hyper-Optimization Hyper-Retiming和Hyper-Pipelining之外的设计优化，例如：重构回路，消除控制逻辑限制以及减少长距离路径沿线的延迟。

Hyper-Aware设计流程包含本章详细介绍的高级步骤如下： Run the stage during the Fitter期间运行Retime阶段以自动将ALM寄存器重定时为Hyper-Register。

查看Compilation Report中的重定时结果。

如需进一步优化性能，可运行Fast Forward编译。

查看Fast Forward时序收敛建议。

在RTL中实现适当Fast Forward建议。

通过Retime阶段重新编译设计。

图 23.Hyper-Aware设计流程

1.5.1. Step 1：运行寄存器重定时

寄存器重定时通过将寄存器移出ALM，并将其重定时为Intel® Stratix® 10和Intel® Agilex™器件互连中的Hyper-Register来提高设计性能。

针对目标Intel® Stratix® 10或Intel® Agilex™器件进行布局和布线后，Fitter自动运行Retime阶段。或者，开始或停止Compilation Dashboard中单个Retime阶段。运行寄存器重定时后，查看Fitter报告以优化其余关键路径。

运行寄存器重定时： 创建或开启一个准备进行设计综合和适配的Intel® Quartus® Prime工程。

运行寄存器重定时，在Compilation Dashboard上点击Retime。必要时，Compiler自动运行必要条件阶段。Compiler为每个阶段生成详细报告和时序分析数据。点击Report或Timing Analyzer图标查看每个阶段的结果。重新运行任何阶段应用任何设置或设计更改。

如果寄存器重定时达到设计需要的所有性能目标，则继续进行编译的Fitter(Finalize)和时序分析阶段。如果您的设计需要进一步进行优化，请运行Fast Forward Timing Closure Recommendations。

图 24.Compilation Dashboard中的Retiming Stage

1.5.2. Step 2：查看Retiming结果

Fitter生成显示Retime阶段结果的详细报告。按照如下步骤查看结果，并通过寄存器重定时进一步提高性能。 要开启Retiming Limit Details报告，可点击Compilation Dashboard中关于Retime阶段的Report图标。Retiming Limit Details罗列出已移动寄存器的数量，路径以及阻止进一步重定时的限制原因。

要进一步优化，则需要解决设计中的Limiting Reason，然后根据需要重新运行Retime阶段。

如果寄存器重定时实现了设计的所有性能目标，则继续进行编译的Fitter(Finalize)和Timing Analysis阶段。

如果您的设计需要进一步优化，可运行Fast Forward Timing Closure Recommendations。

表 8.重定时限制详情报告(Retiming Limit Details Report) 报告数据 说明 Clock Transfer 列出设计中每个时钟域名。点击域名显示每个条目的数据。

Limiting Reason 指定任何阻止进一步改进寄存器重定时的设计条件，例如以下条件：Insufficient Registers—表示链两端的寄存器数量不足以进行重定时。添加更多寄存器可提高性能。

Short Path/Long Path—表示关键链中具有冲突性质的独立路径。例如，某条路径通过更多寄存器提高性能，而另一路径中没有空间放置其他寄存器。

Path Limit—显示关键路径上没有可用于更多Hyper-Register的位置，或设计已达到当前布局和布线的性能极限。

Loops—显示电路中有反馈路径。关键链中包含反馈回路时，重定时无法在不改变功能性的情况下改变回路中寄存器的数量。Compiler可围绕回路进行重定时且不更改功能性。但是Compiler不能在回路中放置其他寄存器。

关键链详情 列出与重定时限制相关的寄存器时序路径。右键单击任何路径到Locate Critical Chain in Technology Map Viewer。

图 25.重定时限制详情

注： Retime阶段后Compiler报告短程路径的任何保留违规。Fitter在Fitter(Finalize)阶段期间识别具有保持违规的短程路径并通过在路径沿线添加路由线来进行更正。

1.5.2.1. 查找关键链

Retiming Limit Details报告限制进一步寄存器重定时的设计路径。右键单击任意路径以在Technology Map Viewer (Post-fitting视图)中查看定位。该视图显示为布局，布线和寄存器重定时后完整设计的原理图形式。通过Technology Map Viewer查看已重定时的网表，请按如下步骤操作： 要开启Retiming Limit Details报告，可点击Compilation Dashboard中Retime阶段旁的Report图标。

在Retiming Limit Details报告中右键点击任意路径，然后点击Locate Critical Chain in Technology Map Viewer。该网表在Technology Map Viewer中以原理图显示。

图 26.Technology Map Viewer

图 27.重定时后的Post-Fit Viewer

1.5.3. Step 3：运行Fast Forward编译和Hyper-Retiming

运行Fast Forward编译时，Compiler预见性删除寄存器中的信号，以允许网表内的移动性从而进行后续重定时。Fast Forward编译生成特定于设计的时序收敛建议，并预测移除所有时序限制后的最大性能。完成Fast Forward探索后，可确定实现提供最大收益的建议。在RTL中实现正确的建议，并重新编译设计以获得Fast Forward报告中的性能水平。

生成Fast Forward时序收敛建议，可按如下步骤： 在Compilation Dashboard上，点击Fast Forward Timing Closure Recommendations。Compiler根据需要自动运行首要综合或Fitter阶段，并在Compilation Report中生成时序收敛建议。

查看Compilation Report中的时序收敛建议，以评估设计性能并进行关键RTL性能改进。

或者，可指定如下选项，自动执行或细化Fast Forward分析：

如果要在每次完整编译期间运行Fast Forward编译，点击Assignments > Settings > Compiler Settings > HyperFlex并使能Run Fast Forward Timing Closure Recommendations during compilation。

如需修改Fast Forward编译说明特定I/O和块类型的方式，可点击Assignments > Settings > Compiler Settings > HyperFlex > Advanced Settings。

图 28.运行Fast Forward编译(Fast Forward Compilation)

图 29.HyperFlex设置

1.5.3.1. HyperFlex设置

HyperFlex设置页控制Fast Forward Compilation分析和报告Intel® Hyperflex™体系结构中特定逻辑结构的结果。可点击Assignments > Settings > HyperFlex访问该页。开启Run Fast Forward Timing Closure Recommendations during compilation使能编译流程中默认Fast Forward分析。访问如下其他设置，点击Advanced Settings。

表 9.高级HyperFlex设置 选项 说明 Fast Forward Compile Asynchronous Clears 指定Fast Forward分析如何确定具有异步清零信号的寄存器。选项包括：Auto—当异步清零信号在Fast Forward Compilation中限制时序性能时，Compiler将其认定为异步，与此同时，Compiler会将异步清零标识为已删除。

Preserve—Compiler不会因为Fast Forward分析而将异步清零信号假定为删除或转换。

Fast Forward Compile Cut All Clock Transfers 削减Fast Forward Compilation分析中的所有时钟传输。

Fast Forward Compile Fully Registered DSP Blocks 指定Fast Forward分析如何确定限制性能的DSP块。使能该选项生成关于寄存所有DSP块后的结果。

Fast Forward Compile Fully Registered RAM Blocks 指定Fast Forward分析如何确定限制性能的RAM块。使能该选项生成分析寄存所有模块后的情况。

Fast Forward Compile Maximum Additional Pipeline Stages 指定Fast Forward编译可发现的最大流水线阶段数。

Fast Forward Compile User Preserve Directives 指定Fast Forward编译如何确定来自用户保留指令的限制。

1.5.4. Step 4：查看Hyper-Retiming结果

运行Fast Forward Compilation后，在Compilation Report的Fast Forward Timing Closure Recommendations文件夹中查看报告，从而确定对设计功能性和实现性能目标适合且实用的建议。

1.5.4.1. Clock Fmax Summary Report

Fast Forward Timing Closure Recommendations报告文件夹中的Clock Fmax Summary报告Hyper-Retiming，Hyper-Pipelining和Hyper-Optimization步骤后每个时钟域的当前fmax和可达到的潜在性能。查看Clock Fmax Summary数据确定每项潜在性能提升是否值得进一步探究且能确保设计RTL的潜在优化。

图 30.Clock Fmax Summary中的当前和潜在性能

1.5.4.2. Fast Forward Details Report(Fast Forward详情报告)

Fast Forward Details报告针对Fast Forward编译性能水平实现提出设计修改必要性的建议。某些建议对于您的设计可能功能上不可行或不切实际。考量可在RTL中实现的建议实现相似的性能提升。点击任何优化Step，查看相应步骤的实现详情以及性能计算。

表 10.Fast Forward Details报告数据 报告字段 说明 Step 显示预优化的Base Performance fMAX，建议的Fast Forward优化步骤和阻止进一步优化的Fast Forward Limit关键路径。

Fast Forward Optimizations Analyzed 总结实现每个优化步骤需要进行的优化。

Estimated Fmax 如果要实现所有Fast Forward优化步骤，则指定潜在fMAX性能。

Optimizations Analyzed For Fast Forward Step 分层列出所选Step的设计建议。点击文本展开报告查看时钟域，受影响的模块，以及需要修改的总线和位。

Optimizations Analyzed (Cumulative) 达到选定Step所需设计更改的累计列表。

Critical Chain at Fast Forward Limit 显示关于持续限制Hyper-Retiming的路径信息，包括应用所有Fast Forward步骤后。关键链是限制进一步Hyper-Retiming的任何路径。点击Fast Forward Limit步骤显示该字段。

Recommendations for Critical Chain 列出与重定时限制相关的寄存器时序路径。右键单击任何路径到Locate Critical Chain in Technology Map Viewer。

图 31.Fast Forward详情报告

右键点击任意路径在Fast Forward Viewer中查找关键链。Fast Forward Viewer显示实现所有Fast Forward建议后完整设计的预测形式。

图 32.针对关键链的建议

图 33.在Fast Forward Viewer中查找关键链

图 34.Fast Forward Viewer显示预见性结果

1.5.5. Step 5：实现Fast Forward建议

在设计RTL中实现Forward时序收敛建议并返回Retime阶段实现预测性能增益。需要实现的更改数量及类型取决于您的性能目标。例如，如果通过异步清零信号的简单移除或转换就能达到目标fMAX，则在进行这些更改后可停止设计优化。但若需要其他性能，就请实现更多Fast Forward建议，例如各种技术，如下： 删除控制逻辑的限制，例如长反馈回路和状态机。

为了使用功能性等效前馈或预计算路径的重构逻辑，而非较长的组合式反馈路径。

降低链中“长路径”延迟。使用标准时序收敛技术降低延迟。组合逻辑，次优布局和布线拥塞都是导致路径延迟的原因。

在链中“长路径”中插入流水线阶段。长路径导致关键链中寄存器间的最大延迟。

增加延迟(或在链中“Short Path”中添加流水线阶段)。

探究性能并对代码实施RTL更改，直到达到所需的性能目标。

1.5.5.1. 重定时限制和解决方法

Compiler通过Hyper-Retiming确认设计中限制进一步优化的寄存器链。Compiler将这些相关寄存器-寄存器路径称为关键链。关键链的fMAX及其相关时钟域受限于寄存器-寄存器路径中的平均延迟和不可分割电路元件(如布线电缆)的量化延迟。导致重定时限制(retiming restriction)的情况有多种。重定时限制的存在是由硬件特性，软件行为或设计固有的特性导致。Retiming Limit Details报告阻止进一步重定时的限制原因，以及组成链的寄存器和组合节点。Fast Forward建议中列出了移除关键链和使能其他寄存器重定时的步骤。

在图 35中，红线代表相同的关键链。时序约束可以阻止register A向前重定时。时序约束也可以阻止register B向后重定时。当register A和register B是相同寄存器时会出现环路(loop)。

图 35.关键链样例

对关键链的Fast Forward建议包括： 降低链中“长路径”延迟。使用标准时序收敛技术降低延迟。组合逻辑，次优布局和布线拥塞都是导致路径延迟的原因。

在链中的“Long Paths”(“长路径”)中插入更多流水线级。长路径(long path)是关键链中包含寄存器间最大延迟的部分。

增加延迟(或在链中的“Short Paths”中添加流水线阶段)。

关键链中的特定寄存器会因为许多其他原因而限制性能。Compiler将限制通过重定时进一步优化的原因做出如下类型分类： 寄存器不足(insufficient Registers)

环路(loop)

短路径/长路径(short path/long path)

路径限制(path limit)

了解特定关键链限制设计性能的原因后，便可进行RTL更改，以消除瓶颈并提高性能。

表 11.对各种设计条件的Hyper-Register支持 设计条件 Hyper-Register支持 无法保留的初始条件 Hyper-Registers有初始条件支持。但无法在保留所有寄存器初始条件阶段(即，合并和复制Hyper-Registers)的同时执行某些重定时操作。如果设计中出现此情况，则Fitter不会重定时这些寄存器。此重定时限制确保了寄存器重定时不会影响设计功能。

寄存器的异步清零 Hyper-Register仅支持数据和时钟输入。Hyper-Register无诸如异步清零，预置或使能的控制信号。Fitter不能重定时任何有异步清零的寄存器。仅在必要时使用异步清零，例如状态机或控制逻辑。通常可避免或从数据路径的较大部分中删除异步清零。

寄存器驱动异步信号 此设计条件是所有使用异步复位的设计所固有的。着重减少通过异步清零进行复位的寄存器数量。

寄存器具有don’t touch或preserve属性 Compiler不重定时具有这些属性的寄存器。如果使用preserve属性管理高扇出信号的寄存器复制，则尝试删除preserve属性。Compiler或许能将每条布线沿线的高扇出寄存器重定时到其目的地。或者，使用dont\_merge属性。Compiler重定时ALM，DDIO，单端口RAM和DSP块中的寄存器。

寄存器是时钟源 此设计条件并不常见，尤其是对设计的关键性能部分。如果此重定时限制阻止您实现所需性能，则要考虑PLL是否能够生成时钟而非寄存器。

寄存器是分区边界(partition boundary) 此条件是任何使用设计分区的设计中所固有的。如果此重定时限制阻止您实现所需的性能，则要在分区边界内添加其他寄存器用于Hyper-Retiming。

寄存器是由ECO操作修改的模块类型 此限制并不常见。通过对设计源和重编译进行功能性变更而非执行ECO来避免此限制。

寄存器位于未知模块 此限制并不常见。通常可以通过在特定模块类型旁添加其他寄存器解决此问题。

寄存器在RTL中被描述为锁存器 Hyper-Register不能实现锁存器。有时由于RTL编码问题导致Compiler推断为锁存器，例如不完整的约束。如果打算实现锁存器，就请修改RTL。

寄存器位于I/O边界 所有设计都包含I/O，但可在I/O边界旁添加其他流水线阶段以用于Hyper-Retiming。

组合节点由特殊源驱动 此条件并不常见，特别是对设计的性能关键部分。

寄存器由局部布线的时钟驱动 只有专用时钟网络对Hyper-Register提供时钟。使用布线架构分布时钟信号并不常见，尤其对于设计的关键性能部分。可考虑改为实现小型时钟域。

寄存器是一个时序异常端点 Compiler不重定时作为.sdc约束的源或目标的寄存器。

带有反转输入或输出的寄存器 此条件不常见。

寄存器是同步器链的一部分 Fitter优化了同步器链以增加平均故障间隔时间(MTBF)，并且Compiler不会对检测到或标记为同步器链部分的寄存器重定时。在与同步器链相邻的时钟域边界处添加更多流水线阶段，可为重定时提供灵活性。或者，可减少特定同步器链的检测数量Synchronization Register Chain Length(默认为3)。某些情况下，同步器链不是必需，亦不应进行推断。

对开始或结束于寄存器的路径使用具有多个周期要求的寄存器(跨时钟边界) 凡是寄存器以一个频率锁存某时钟上的数据，并扇出到运行在另一个频率上的寄存器时，跨时钟边界上就会出现该情况。Compiler不重定时跨时钟边界处的寄存器。考虑在时钟域边界的一侧添加其他流水线阶段(或另一侧)，以对重定时提供更大灵活性。

1.6. 完整编译流程(Full Compilation Flow)

使用如下步骤运行Intel® Quartus® Prime工程的完整编译。完整编译包括IP Generation(IP生成)，Analysis & Synthesis(分析和综合)，Fitter(适配器)，Timing Analyzer(时序分析器)以及您使能的任何可选Compiler模块。 运行完整编译前，指定以下工程设置：

指定目标FPGA器件或开发套件，点击Assignments > Device。

为目标FPGA器件指定器件和管脚选项，点击Assignments > Device > Device and Pin Options。

指定影响编译处理时间和网表保留的选项，请点击Assignments > Settings > Compilation Process Settings。

指定Compiler高级优化策略，点击Assignments > Settings > Compiler Settings。指定Balanced策略， 或针对Performance，Area，Routability，Power或Compile Time进行优化。Compiler针对您指定的优化目标运行。优化模式详细说明这些选项。

为综合和适配指定综合算法和其他Advanced Settings，请点击Assignments > Settings > Compiler Settings。开启Enable Intermediate Fitter Snapshots以默认保留完整编译后的规划，布局，布线和重定时快照。

为正确操作设计指定所需时序条件。点击Tools > Timing Analyzer。

要运行完整编译，点击Processing > Start Compilation。

注： 如果开启Enable Intermediate Fitter Snapshots (Assignments > Settings > Compiler Settings)，则Compiler仅默认保留完整编译期间的规划，布局，布线和重定时快照以节省处理时间。

默认情况下，完整编译期间不运行Early Place(早期布局)。完整编译期间使能Early Place，点击Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)以修改Run Early lace during compilation选项。

1.7. 导出编译结果

运行编译时，Compiler在Quartus Database File(.qdb)文件中保留结果数据库。.qdb中包含在另一工程或更高软件版本中重现相似结果的数据。可导出工程编译结果数据以导入另一工程或迁移到之后的Intel® Quartus® Prime软件版本。

可导出整个工程或工程中定义设计分区的.qdb。迁移整个工程的数据库时，以version-compatible格式导出编译数据库可确保导入以后软件版本的兼容性。尽管导出后不可直接阅读.qdb文件内容，但可通过Quartus Database File Viewer查看数据库文件属性。

表 12.导出编译结果 导出编译结果 方法 说明 完整设计 点击Project > Export Design 整个工程的编译结果保存在版本兼容的Quartus数据库文件(.qdb)中，从而可导入另一工程或迁移到以后版本的Intel® Quartus® Prime软件中。还可导出综合或最终编译快照的结果。

设计分区 点击Project > Export Design Partition 设计分区的编译结果被保存为Partition Database File(.qdb)，从而可导入使用相同版本Intel® Quartus® Prime软件的另一工程中。还可导出综合或最终编译快照的结果。

1.7.1. 导出版本兼容的编译数据库

为确保导出工程编译数据库格式与Intel® Quartus® Prime软件后续版本的兼容性： Intel® Quartus® Prime软件中，打开要导出的工程。

运行以下命令之一生成综合或最终编译结果：

点击Processing > Start > Start Analysis & Synthesis生成综合后的编译结果。

点击Processing > Start Compilation生成最终编译结果。

点击Project > Export Design。选择synthesized或final Snapshot。

图 36.导出设计对话框

为Quartus Database File指定一个名称，以包含导出的结果，并点击OK。

要包含已导出设计的设置和约束文件，可将.qsf和.sdc文件复制到导入工程目录。

1.7.2. 导入版本兼容的编译数据库

按照如下步骤将工程编译数据库导入新版本的Intel® Quartus® Prime软件： 导出完整设计的版本兼容编译数据库，如导出版本兼容的编译数据库所述。

在新版Intel® Quartus® Prime软件中，打开原始工程。如果提示打开由其他软件版本创建的工程，请点击Yes。

点击Project > Import Design并指定Quartus Database File。要移除先前的结果，开启Overwrite existing project's databases。

图 37.导入设计对话框

点击OK。

编译已导入设计时，仅运行出现在.qdb保留阶段后的Compiler阶段，而非运行完整编译。例如，如果导入一个包含综合快照的版本兼容数据库，请使用Fitter(Processing > Start > Start Fitter)开始编译。如果导入包含最终快照的版本兼容数据库，则使用Timing Analysis(Signoff)(Processing > Start > Start Timing Analysis (Signoff))开始编译。

1.7.3. 创建设计分区

设计分区是从逻辑角度命名的层次边界，可将其约束到设计实例中。定义一个设计分区可支持优化和锁定各个块的编译结果。然后可选择导出设计分区编译结果以复用于另一环境，如，复用于另一工程。

图 38.设计层次中的设计分区按照如下步骤创建并修改设计分区： Intel® Quartus® Prime软件中，打开要进行分区的工程。

运行以下命令其中之一生成综合或最终编译结果：

点击Processing > Start > Start Analysis & Synthesis生成综合后的编译结果。

点击Processing > Start Compilation生成最终编译结果。

在Project Navigator中，右键单击Hierarchy选项卡中的实例，点击Design Partition > Set as Design Partition。

图 39.从Project Hierarchy创建Design Partition

查看并编辑工程中的所有设计分区，点击Assignments > Design Partitions Window。

图 40.设计分区窗口(Design Partitions Window)

在Design Partitions Window中指定设计分区的属性。可用设置如下：

表 13.设计分区设置 选项 说明 Partition Name 指定分区名称。每个分区名称必须唯一，且仅由字母数字字符组成。Intel® Quartus® Prime软件自动为每个工程修订创建顶层(|)"root\_partition" 。

Hierarchy Path 对约束到分区的实体实例指定层次路径。可在Create New Partition对话框中指定该值。根分区层次路径为|。

Type 双击指定分区类型以控制Compiler如何处理和实现分区：Default—标识标准分区。Compiler使用关联设计源文件处理分区。

Reconfigurable—标识局部可重配置流程中可重新配置的分区。指定Reconfigurable类型保留综合结果，同时允许对PR流程中的分区进行调整。

Reserved Core—标识基于块的设计流程中的分区，保留该分区并通过Consumer复用器件外设实现核心开发。

Preservation Level 对分区指定一个保留级别， 如下：Not Set—未指定保留级。分区从源文件编译。

synthesized—使用综合快照进行分区编译。

final—使用最终快照进行分区编译。

Empty 指定Compiler可跳过的空分区。在同一分区中该设置与Reserved Core和Partition Database File设置不兼容。Preservation Level必须为Not Set。空分区不能有任何子分区。

Partition Database File 指定Compiler在分区编译期间使用的Partition Database File(.qdb)。导出需要重复使用的编译阶段的.qdb(综合或最终)。将.qdb约束到某个分区以在另一环境下重复使用这些结果。

Entity Re-binding PR Flow—指定替代每个实现版本中个体的实体。

Root Partition Reuse Flow —指定替代使用者工程中保留核心逻辑的实体。

Color 指定Chip Planner和Design Partition Planner显示中分区的颜色代码。

Post Synthesis Export File 每次运行Analysis & Synthesis，自动将分区综合后编译结果导入指定.qdb。可自动导出无保留主分区的任何设计分区，包括root\_partition。

Post Final Export File 每次运行Analysis & Synthesis，自动将分区综合后编译结果导入指定.qdb。可自动导出无保留主分区的任何设计分区，包括root\_partition。

1.7.4. 导出设计分区

以下步骤说明导出工程中创建的设计分区。

编译包含设计分区的设计时，Compiler可保留各个分区的综合或最终快照结果。可通过Export Design Partition对话框导出各个设计分区的综合或最终编译结果。

如果分区包含任何实体绑定的.sdc文件时，可将这些约束添加到.qdb中。此外，可在Design Partitions Window中自动导出一个或多个分区。

手动导出设计分区

按照如下步骤通过Export Design Partition对话框手动导出设计分区： 开启一个工程并创建一个或多个设计分区。创建设计分区说明该处理。

运行综合(Processing > Start > Start Analysis & Synthesis)或完整编译(Processing > Start Compilation)，具体取决于需导出的编译结果。

点击Project > Export Design Partition，在Export Design Partition对话框中指定一个或多个选项：

图 41.Export Design Partition Dialog Box(导出设计分区对话框) 选择要导出的Partition name和编译Snapshot。

将实体绑定.sdc文件包含于导出.qdb中，可开启Include entity-bound SDC files for the selected partition。

点击OK。设计分区的编译结果将导出到您指定的文件夹。

自动导出设计分区

按照步骤在每次编译后自动导出一个或多个设计分区： 开启一个工程并创建一个或多个设计分区。创建设计分区说明该处理。

打开Design Partitions Window，点击Assignments > Design Partitions Window。

要在每次综合运行后自动导出分区的综合结果，请先为此分区的Post Synthesis Export File选项指定.qdb导出路径和文件名。如果仅指定无路径的文件名，则编译后文件导入output\_files目录。

要在每次运行Fitter后自动导出分区最终快照结果，请先为次分区的Post Final Export File选项指定.qdb文件名。如果指定为无路径的文件名，则编译后文件被导入output\_files目录。

图 42.在Design Partitions Window中指定导出文件

.qsf等价约束： set\_instance\_assignment -name EXPORT\_PARTITION\_SNAPSHOT\_ \\ -to .qdb

1.7.5. 重复使用设计分区

可重复使用从另一Intel® Quartus® Prime工程导出的编译结果。重复使用设计分区支持您与其他设计人员共享已合成或最终的设计块。请参阅Intel Quartus Prime Pro Edition用户指南：基于块的设计了解关于重复使用设计分区的更多信息。

在另一工程中重复使用导出的设计分区，通过Design Partition Window将导出的分区.qdb约束到目标工程中已正确配置的设计分区： 导出具有正确快照的设计分区，如导出设计分区中所述。

打开需要重复使用导出分区的目标Intel® Quartus® Prime工程。

点击Processing > Start > Start Analysis & Elaboration。

点击Assignments > Design Partitions Window，并创建一个合适尺寸的设计分区以包含导出.qdb的逻辑和编译结果。

为新的分区点选Partition Database File并选择已导出的.qdb文件。

图 43.Design Partitions Window中的分区数据库文件设置

在Design Partitions Window中指定设计分区的其他属性。Compiler使用分区的约束.qdb作为源。

1.7.6. 查看Quartus数据库文件信息

虽然无法直接读取.qdb文件，但可查看该文件的有用属性，以快速确定其内容和适用性。

Intel® Quartus® Prime软件自动存储导出Quartus Database File (.qdb)时原始工程的元数据。Intel® Quartus® Prime软件自动存储工程中导出Partition Database File(.qdb)时的原始工程元数据和资源利用率。然后，可使用Quartus Database File Viewer显示这些.qdb文件中的任何属性。

图 44.Quartus Database File Viewer(数据库文件查看器)按照步骤查看.qdb文件属性： Intel® Quartus® Prime软件中，点击File > Open，选择Design Files作为Files of Type，并选择一个.qdb文件。

点击Open。Quartus Database File Viewer显示工程和.qdb的资源利用率属性。

或者，运行如下等效命令行： quartus\_cdb --extract\_metadata --file \\ --type quartus --dir \\ \[--overwrite\]

1.7.6.1. QDB文件属性类型

Quartus Database Viewer可显示.qdb文件属性，如下：

表 14.QDB文件属性 QDB属性类型 属性 实例

工程信息 内容 Partition

日期 Thu Jan 23 10:56:23 2018

器件 10AX016C3U19E2LG

实体(如为Partition) Counter

系列 Arria 10

分区名称 root\_partition

修订名称 Top

修订类型 PR\_BASE

快照 已综合

版本 18.1.0 Pro Edition

版本兼容 Yes

资源利用率(仅为分区QDB导出) 对于已综合快照分区，罗列Synthesis Resource Usage Summary报告中的数据。 Average an-out.16

edicated logic registers:14

Estimate of Logic tilization:1

/O pins:35

Maximum fan-out:2

Maximum fan-out node:counter\[23\]

Total DSP Blocks:0

Total fan-out:6

...

对于最终快照分区，罗列Fitter Partition Statistics报告中的数据。 Average fan-out:.16

Combinational ALUTs: 16

I/O Registers

M20Ks

...

1.7.7. 清除编译结果

如果需要移除所有工程修订或特定修订的早前编译结果，可清除工程数据库。例如，在将版本兼容数据库导入现有工程以前，必须清除之前的编译结果。

点击Project > Clean Project。

选择All revisions清除当前工程所有修订的数据库，或指定Revision name仅清除指定的修订数据库。

点击OK。有消息显示数据库已清除。

图 45.Clean Project对话框清除工程数据

1.8. 综合语言支持

Intel® Quartus® Prime软件综合标准Verilog HDL，VHDL和SystemVerilog设计文件。

1.8.1. Verilog和SystemVerilog综合支持

Intel® Quartus® Prime综合支持以下Verilog HDL语言标准： Verilog-1995 (IEEE Standard 1364-1995)

Verilog-2001 (IEEE Standard 1364-2001)

SystemVerilog-2005 (IEEE Standard 1800-2005)

SystemVerilog-2009 (IEEE Standard 1800-2009)

以下重要指南适用于Verilog HDL和SystemVerilog的Intel® Quartus® Prime 综合 : 对于扩展名为.v的文件，Compiler默认使用Verilog-2001标准，而扩展名为.sv的文件则使用SystemVerilog标准。

如果使用脚本添加设计文件，则可使用-HDL\_VERSION命令指定每个设计文件的HDL版本。

对Verilog HDL的Compiler支持符合Verilog HDL标准因而需要区分大小写。

依据Verilog HDL标准，Compiler支持编译器指令\`define。

Compiler支持include编译器指令，包括带有绝对路径(具有“/”或“\\”作为分隔符)或相对路径的文件。

搜索相对路径时，Compiler最初会在工程目录中搜索相对路径。如果Compiler无法找到该文件，则下一步会对所有用户库进行搜索。最终，Compiler会在当前文件的目录位置搜索相对路径。

综合处理的早期，Intel® Quartus® Prime Pro Edition综合搜索所有模块或实体而非Quartus软件工具。相比其它Quartus软件工具，早期搜索会因为未定义实体而生成早期句法错误。

1.8.1.1. Verilog HDL输入设置(设置对话框)

点击Assignments > Settings > Verilog HDL Input，为Verilog HDL输入文件综合指定选项。

图 46.Verilog HDL输入设置对话框

表 15.Verilog HDL输入设置 设置 说明 Verilog Version 指定综合使用指定标准处理Verilog HDL输入设计文件。可选择任何匹配您Verilog HDL文件或SystemVerilog设计文件的支持语言标准。

Library Mapping File 允许选择性指定一个提供的Library Mapping File (.lmf)， 以用于综合含有非Intel FPGA功能映射到IP核的Verilog HDL文件。在File name框中可指定LMF全路径名称。

Verilog HDL Macro Verilog HDL宏是预编译器指令，可将其添加到Verilog HDL文件后通过Name和Setting文件定义约束，标记或其他功能。您添加的宏将出现在Existing Verilog HDL macro settings列表中。

1.8.1.2. 设计库

默认情况下，Compiler将所有设计文件作为一个或多个库文件进行处理。

编译设计实例时，Compiler最初会在与实例相关联的库中搜索实体(如未指定任何库，则为工作库)。

如果Compiler无法找到实体定义，则Compiler在所有设计库中搜索唯一实体定义。

如果Compiler找到多个相同名称的实体，则Compiler生成一个错误。如果您设计中使用多个具有相同名称的实体，就必须将个实体编译到单独的库中。

1.8.1.3. Verilog HDL配置

Verilog HDL配置是为特定实例指定源代码的一套规则。Verilog HDL配置允许执行以下任务：

为解析单元实例指定库搜索顺序(类似于处理库映射文件)。

对指定实例的逻辑库搜索顺序指定覆盖。

对指定单元的所有实例的逻辑库搜索顺序指定覆盖。

1.8.1.3.1. 层次性设计配置

一个设计可以有多个配置。例如，可定义一个配置用以指定子层中所使用的源代码，同时定义另一配置用于设计的较高层次。

例如，假设设计中的子层为8比特加法器，则RTL Verilog代码以逻辑库名rtllib描述该加法器。门级代码以gatelib逻辑库描述该加法器。如需将门级代码用于加法器0 (zero)位，而将RTL级代码用于其他7位，则配置可能显示，如下：

门级代码用于加法器0(zero)位 config cfg1;design aLib.eight\_adder;default liblist rtllib;instance adder.fulladd0 liblist gatelib;endconfig

如果将该8比特加法器例化8次以创建一个64比特加法器，请将配置cfg1作为8比特加法器的首个实例使用，且不可用于任何其他实例。执行此功能的配置，如下所示：

使用cfg1作为8比特加法器的首个实例 config cfg2;design bLib.64\_adder;default liblist bLib;instance top.64add0 use work.cfg1:config;endconfig

注： 未绑定模块的名称可能与已绑定到实例的单元的名称不同。

1.8.1.4. 初始构造和存储器系统任务

Intel® Quartus® Prime软件根据Verilog HDL initial构造推断上电条件。 Intel® Quartus® Prime软件还为变量创建上电设置，包括RAM块。如果initial块中出现Intel® Quartus® Prime软件无法综合的构造，则软件会生成错误。

为避免此类错误，请在translate\_off和translate\_on综合指令中附带不可综合的构造(例如仅用于仿真的构造)。初始构造合成使得已综合设计的上电状态与仿真中原始HDL代码的上电状态相匹配。

注： 初始块不会推断某些第三方EDA综合工具中的上电条件。如果需要在综合工具间进行转换，则必须正确设置上电条件。

Intel® Quartus® Prime综合支持$readmemb和$readmemh系统任务实现存储器初始化。

Verilog HDL代码：使用readmemb命令初始化RAM reg \[7:0\] ram\[0:15\];initialbegin$readmemb("ram.txt", ram);end

创建用于存储器初始化的文本文件时，需在新指令行中使用格式@指定地址，然后在下一行指定存储器字，如110101或abcde。

以下示例显示为RAM中存储器初始化文件(Memory Initialization File)(.mif)的一部分。

文本文件格式：使用readmemb命令初始化RAM @000000000@100000001@200000010…@e00001110@f00001111

1.8.1.5. Verilog HDL宏

Intel® Quartus® Prime软件全面支持Verilog HDL宏，从而可使用源代码中的'define编译器指令进行定义。您还可对Intel® Quartus® Prime软件或命令行中的宏进行定义。

在命令行设置Verilog HDL宏获得Intel® Quartus® Prime Pro Edition综合(quartus\_syn)可执行文件，请使用如下格式： quartus\_syn --set=VERILOG\_MACRO=a=2

此命令将如下新的指令行添加到工程文件.qsf中： set\_global\_assignment -name VERILOG\_MACRO "a=2"

如要避免将该行添加到工程.qsf中，则在quartus\_syn命令中添加该项： --write\_settings\_files=off

1.8.2. VHDL综合支持

Intel® Quartus® Prime综合支持以下VHDL语言标准： VHDL 1987 (IEEE Standard 1076-1987)

VHDL 1993 (IEEE Standard 1076-1993)

VHDL 2008 (IEEE Standard 1076-2008)

默认情况下，Intel® Quartus® Prime Compiler对扩展名为.vhdl或.vhd的文件使用VHDL 1993标准。

注： VHDL代码实例遵循VHDL 1993标准。

1.8.2.1. VHDL输入设置(设置对话框)

点击Assignments > Settings > VHDL Input指定综合VHDL输入文件的选项。

表 16.VHDL输入设置 设置 说明 VHDL Version 指定综合VHDL输入设计文件期间使用的VHDL标准。选择与VHDL文件对应的语言标准。

Library Mapping File 指定综合含有IP核的VHDL文件时使用的Library Mapping File (.lmf)。在File name框中指定LMF的完整路径名称。

图 47.VHDL输入设置对话框

1.8.2.2. VHDL标准库和程序包

Intel® Quartus® Prime软件包含标准IEEE库和几个供应商特定的VHDL库。 其中IEEE库包含标准VHDL包std\_logic\_1164，numeric\_std，numeric\_bit和math\_real。

STD库是VHDL语言标准的一部分，其中含有程序包standard(默认包含于每个工程中)和textio。针对与旧设计的兼容性，Intel® Quartus® Prime软件还支持以下供应商特定包和库： Synopsys\*包，如IEEE库中的std\_logic\_arith和std\_logic\_unsigned。

Mentor Graphics\*包，如ARITHMETIC库中的std\_logic\_arith。

原语包altera\_primitives\_components(用于原语，如GLOBAL和DFFE)和ALTERA库中的maxplus2。

ALTERA\_MF库中的IP核包altera\_mf\_components用于指定IP核， 包括LCELL。此外，LPM库中的lpm\_components用于参数化模块(LPM)函数库。

注： 导入用于原语的组件声明，如altera\_primitives\_components中的GLOBAL和DFFE，而非altera\_mf\_components包。

1.8.2.3. VHDL等待概念

Intel® Quartus® Prime软件支持每处理块一个VHDL wait until状态。然而，Intel® Quartus® Prime软件不支持其他VHDL wait概念，如wait for和wait on状态，或具有多个wait状态的处理。

VHDL wait until概念实例 architecture dff\_arch of ls\_dff isbeginoutput: process beginwait until (CLK'event and CLK='1');Q <= D;Qbar <= not D;end process output;end dff\_arch;

1.9. Compiler优化技术

可通过设置和实体约束应用多种优化技术，以在编译器件达到设计要求。例如，指定选项以通过综合处理保留指定寄存器，应用分形综合，使能寄存器重定时，以及各种其他针对性Compiler优化。

1.9.1. 优化模式

以下选项着重指导综合期间的Compiler优化。指定Balanced策略，或针对Performance、Area、Routability、Power或Compile Time进行优化。Compiler针对您指定的优化目标运行。该设置会影响综合和适配。

表 17.优化模式(Compiler设置页面) 优化模式 说明 Balanced (normal flow) Compilery对用于时序相关的平衡实现的综合进行优化。

High Performance Effort Compiler增加布局和布线期间时序优化的效果，并使能时序相关的Physical Synthesis优化(依据每个寄存器优化设置)。每个额外优化都会增加编译时间。

High Performance with Maximum Placement Effort 使能与High Performance Effort相同的Compiler优化，并实现其他布局优化作用。

Superior Performance 使能与High Performance Effort相同的Compiler优化，并在Analysis & Synthesis期间添加更多优化以通过对逻辑区域的潜在提高将器件性能最大化。如果设计利用率已经非常高，则该选项可能导致适配困难，从而也可能对整个优化质量产生消极影响。

Superior Performance with Maximum Placement Effort 使能与Superior Performance相同的Compiler优化，并实现其他布局优化作用。

Aggressive Area Compiler极力尝试减少实现设计所需的器件占用面积，但可能会牺牲设计性能。

High Placement Routability Effort Compiler尽可能对设计进行最佳布线，但可能牺牲设计区域，性能和编译时间。Compiler花费额外时间减少路由选择利用率，可提高布通率还可节省动态功率。

High Packing Routability Effort Compiler尽可能对设计进行最佳布线，但可能会牺牲设计区域，性能和编译时间。Compiler消耗额外时间封装寄存器，以提高布通率并节省动态功率。

Optimize Netlist for Routability Compiler实现网表修改以增加布通性，但可能会牺牲性能。

High Power Effort Compiler竭力优化低功耗综合。High Power Effort会增加综合运行时间。

Aggressive Power 竭力优化低功耗综合。Compiler进一步减低使用指定或评估最高切换率的信号路由，以节省额外动态功率但可能会影响性能。

Aggressive Compile Time 通过减少所需的编译时间实现效能降低和具有较少性能优化的设计。该选项同时禁用其他进行详细报告的功能。

注： 开启Aggressive Compile Time使能对Intel® Quartus® Prime设置文件(.qsf)的设置，该设置不可被其他.qsf设置覆盖。

注： 如果使用.qsf约束使能用于Design Space Explorer II的扩展型优化模式，则随后需开启Compiler Settings以用于该工程版本，Compiler Settings选项卡指示扩展型优化模式复原到Compiler Settings选项卡Optimization Modes下的其中一个模式。

1.9.2. 允许寄存器重定时

Register Optimization选项卡上的Allow Register Retiming选项控制是否全局禁用重定时。开启后，Compiler自动执行寄存器重定时优化，通过组合式逻辑移动寄存器。关闭后，Compiler阻止全局范围内任何重定时优化。或者，将Allow Register Retiming约束到用于设计中指定部分的任何设计实体。点击Assignments > Assignment Editor指定实体级和实例级约束，或使用如下句法直接在.qsf中进行约束。

禁用实体abc的寄存器重定时 set\_global\_assignment –name ALLOW\_REGISTER\_RETIMING ONset\_instance\_assignment –name ALLOW\_REGISTER\_RETIMING OFF –to “abc|”set\_instance\_assignment –name ALLOW\_REGISTER\_RETIMING ON –to “abc|def|”

除实体abc中的寄存器外，禁用整个设计的寄存器重定时 set\_global\_assignment –name ALLOW\_REGISTER\_RETIMING OFFset\_instance\_assignment –name ALLOW\_REGISTER\_RETIMING ON –to “abc|”set\_instance\_assignment –name ALLOW\_REGISTER\_RETIMING OFF –to “abc|def|”

1.9.3. 自动门控时钟转换

时钟门控通过向电路中添加更多逻辑以修剪时钟树来节省ASIC设计的功耗。修剪时钟树会禁用部分电路，因此无需触发器(flip-flop)切换状态。使用Intel® Quartus® Prime FPGA开发ASIC设计原型时，必须将设计中的门控转化为时钟使能。

门控时钟转化实例 ASIC门控时钟实例 FPGA时钟使能实例 module infer\_enable (clk, reset, d, en, q);input d, en, clk, reset;output q;wire gated\_clk;reg q;assign gated\_clk = clk & en;always@(posedge gated\_clk or reset) begin if (!reset) q <= 1’b0; else q <= d ; end end endmodule module infer\_enable (clk, reset, d, en, q);input d, en, clk, reset;output q;reg q;always@(posedge clk or reset) begin if (!reset) q <= 1’b0; else if (en) q <= d; else q <= q ; end end endmodule

与其手动转换RTL中的门控时钟，不如指定Auto Gated Clock Conversion设置将设计中的门控基础时钟自动转换为时钟使能。可对设计中的所有门控基础时钟全局应用该设置，或仅对1个或多个指定时钟信号加以应用。

表 18.门控时钟转换设置 设置范围 说明 Global(全局) 在Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis)处使能Auto Gated Clock Conversion选项。或者将全局约束添加到工程.qsf：set\_global\_assignment –name SYNTH\_GATED\_CLOCK\_CONVERSION on

Instance-specific(指定实例) 在Assignment Editor (Assignments > Assignment Editor)中将Auto Gated Clock Conversion指定用于1个或多个实例。或者，将实例约束添加到工程.qsf：set\_instance\_assignment –name SYNTH\_GATED\_CLOCK\_CONVERSION on –to clk\_in

设计综合后，在Gated Clock Conversion Details报告中查看门控时钟转换结果。该报告列出所有已转换和未转换的门控时钟及其基础时钟。对于未转换的门控时钟，报告中会说明未转换时钟的原因。

注： 自动门控时钟转换支持显式(explicit)RAM(例如，WYSIWYG RAM和FPGA存储器IP)，但不支持推断式RAM。

图 48.门控时钟转换详情报告

1.9.4. 使能中间Fitter快照(Intermediate Fitter Snapshot)

为节省编译时间，Compiler默认不保留完整编译期间的规划，布局，布线和重定时快照。

但可开启Enable Intermediate Fitter Snapshots (Assignments > Settings > Compiler Settings)随时生成并保留完整编译时的Plan，Place，Route和Retime阶段的快照。也可独立运行任何中间Fitter阶段为该阶段生成快照。

注： 必须使能Enable Intermediate Fitter Snapshots以便随后使用Rapid Recompile功能。

1.9.5. Fast Preserve选项

使能Incremental Compile选项卡上的Fast Preserve选项来指定Compiler可将保留分区简化为仅接口逻辑。

接口逻辑是位于分区边界，与设计中其余部分对接的逻辑。

1.9.6. 分形综合优化

分形综合优化利于深度学习加速器和其他超出所有可用DSP资源的高吞吐量，计算密集型设计。对于这类型设计，分形综合优化可实现面积缩减20-45%。

分形综合为一组综合优化，为计算密集型设计以最佳方式使用FPGA资源。这些综合优化由乘法器正则化(regularization)和重定时，以及连续计算包组成。此优化针对具有大量低精度计算操作(例如，加法和乘法)的设计。可使能全局分型综合或仅使能指定乘法器，具体请见使能或禁用用Fractal Synthesis中说明。

全工程分形综合考量

注： 分形综合优化最适合于使用深度学习加速器或其他超过所有DSP资源的高吞吐量，计算密集型功能。使能全项目分形综合会引起模块上出现不必要膨胀，从而不利于分形优化。使能全工程性分形综合优化之前，请先考虑如下因素： Intel FPGA器件包含数千个硬DSP块，极其适合运算操作。如果您设计中的运算函数总量较小，则无需使能Fractal Synthesis。该情况下，默认所有运算函数直接映射到DSP。仅当无足够DSP块实现全部运算单元时才使能全局Fractal Synthesis。且仅针对不需要Compiler映射到DSP的模块，才为其使能Fractal Synthesis。

在当前版本的Intel® Quartus® Prime Pro Edition软件中，分形综合优化主要针对低精度乘法。请使用DSP块实现高精度乘法器(其中每操作数超过11位)。

如果使能全工程Fractal Synthesis，则以下信息消息编号20193可能在编译过程中产生：Applied dense packing to "". Area: 2 LABs. Logic density: 0.775.

该信息显示Compiler效力是将计算性逻辑封装到更少量的LAB中。如果设计已被高度使用，则Compiler会跳过该阶段。 确认消息报告Area未超出100个LAB。如果Area超出100个LAB，则将分形综合块划分成子块，并将分形综合优化分别分配到各子块。

验证消息报告的逻辑密度是否大于0.75。如果逻辑密度小于0.75，则对该实体禁用Fractal Synthesis，因为通常通过标准综合会获得更好的密度。

表 19.分形综合区域改进 Area (LABs)

器件 Dot-product(向量点积) Fractal Synthesis ON Fractal Synthesis OFF Intel® Arria® 10和Intel® Cyclone® 10 GX Sum of 16(4x4sm)(sign magnitude，有符号数据) 12 19

Sum of 16(5x5sm) 19 32

Sum of 16(6x6sm) 25 36

Sum of 16(7x7sm) 34 44

Sum of 16(8x8sm) 45 60

Intel® Stratix® 10和Intel® Agilex™器件 Sum of 16(4x4sm) 15 22

Sum of 16(5x5sm) 21 39

Sum of 16(6x6sm) 29 47

Sum of 16(7x7sm) 39 55

Sum of 16(8x8sm) 55 71

乘法器正则化与重定时

乘法器正则化和重定时执行高度优化软乘法器实现的推断。如果需要，Compiler会对两个或多个流水线阶段应用反向重定时。使能分形综合后，Compiler对signed(有符号)和unsigned (无符号)乘法器应用乘法器正则化和重定时。

图 49.乘法器重定时

注： 乘法器正则化仅使用逻辑资源，不使用DSP块。

在设置了FRACTAL\_SYNTHESIS QSF分配的模块中，乘法器正则化和重定时适用于signed和unsigned乘法器。

乘法器正则化实例

如下为简单无符号点积设计实例，包含5位操作数乘法运算符。这些短乘法器是乘法器正则化的理想选择。 (\* altera\_attribute = "-name FRACTAL\_SYNTHESIS ON" \*)module dot\_product( input clk, input \[4:0\] a, b, c, d, e, f, g, h, output reg \[11:0\] out);reg \[9:0\] ab, cd, ef, gh;reg \[10:0\] ab\_cd, ef\_gh;always @(posedge clk)beginab <= a \* b;cd <= c \* d;ef <= e \* f;gh <= g \* h;ab\_cd <= ab + cd;ef\_gh <= ef + gh;out <= ab\_cd + ef\_gh;endendmodulemodule top( input clk, input \[4:0\] a1, b1, c1, d1, e1, f1, g1, h1, input \[4:0\] a2, b2, c2, d2, e2, f2, g2, h2, output \[11:0\] out1, out2);dot\_product core1(.clk(clk), .a(a1), .b(b1), .c(c1), .d(d1), .e(e1), .f(f1), .g(g1), .h(h1), .out(out1));dot\_product core2(.clk(clk), .a(a2), .b(b2), .c(c2), .d(d2), .e(e2), .f(f2), .g(g2), .h(h2), .out(out2));endmodule

Intel® Quartus® Prime综合将如下信息输出到控制台：

图 50.Console Messages(控制台消息)

![Image 1][]

在Chip Planner中，可观察到该设计具有2个无符号向量点击核。这些核经过单独优化和放置。LAB资源优化度近乎100%，如下图所示：

图 51.设计布局

![Image 1][]

有符号向量点积常用于深度学习(deep-learning)应用程序。有符号的向量点积实例演示如下： (\* altera\_attribute = "-name FRACTAL\_SYNTHESIS ON" \*)module dot\_product( input signed clk, input signed \[4:0\] a, b, c, d, e, f, g, h, output reg signed \[11:0\] out);reg signed \[9:0\] ab, cd, ef, gh;reg signed \[10:0\] ab\_cd, ef\_gh;always @(posedge clk)beginab <= a \* b;cd <= c \* d;ef <= e \* f;gh <= g \* h;ab\_cd <= ab + cd;ef\_gh <= ef + gh;out <= ab\_cd + ef\_gh;endendmodulemodule top( input clk, input signed \[4:0\] a1, b1, c1, d1, e1, f1, g1, h1, input signed \[4:0\] a2, b2, c2, d2, e2, f2, g2, h2, output signed \[11:0\] out1, out2);dot\_product core1(.clk(clk), .a(a1), .b(b1), .c(c1), .d(d1), .e(e1), .f(f1), .g(g1), .h(h1), .out(out1));dot\_product core2(.clk(clk), .a(a2), .b(b2), .c(c2), .d(d2), .e(e2), .f(f2), .g(g2), .h(h2), .out(out2));endmodule

Intel® Quartus® Prime综合显示在控制台中显示以下消息：

图 52.控制台消息

![Image 1][]

在Chip Planner中，可观察到该设计具有2个有符号的向量点积核经过单独优化和放置：

图 53.设计布局

![Image 1][]

连续计算包

连续计算包将计算门控重新综合成最佳尺寸的逻辑块以适合Intel® FPGA LAB。此优化允许计算块的LAB资源利用率最高达到100%。

使能分形综合后，Compiler将此优化应用于所有进位链和双输入逻辑门控。该优化可打包加法器树(adder tree)，乘法器和任何计算相关的逻辑。

图 54.连续计算包

请注意连续计算包独立于乘法器正则化而运行。因此如果使用未经正则化的乘法器(如，编写自己的乘法器)，则连续计算包仍可运行。

1.9.6.1. 使能或禁用用Fractal Synthesis

Intel® Stratix® 10和Intel® Agilex™器件中，会对小型乘法器(Verilog HDL或VHDL中的任何A\*B语句，其中操作数的位宽为7或更小)自动运行分形综合(fractal synthesis )优化。还可通过以下两种方式禁用这些器件中小型乘法器的分形综合： RTL中，设置DSP多重样式，如，“多重样式 Verilog HDL综合属性”所述。例如：(\* multstyle = "dsp" \*) module foo(...);module foo(..) /\* synthesis multstyle = "dsp" \*/;

.qsf文件中，按照如下约束添加：set\_instance\_assignment -name DSP\_BLOCK\_BALANCING\_IMPLEMENTATION \\ DSP\_BLOCKS -to r

此外，对于Intel® Stratix® 10、Intel® Agilex™、Intel® Arria® 10和Intel® Cyclone® 10 GX器件，可全局使能分形综合，或对指定乘法器通过Fractal Synthesis GUI选项，或者相应FRACTAL\_SYNTHESIS .qsf约束使能分形综合。 RTL中，按如下方式使用altera\_attribute：(\* altera\_attribute = "-name FRACTAL\_SYNTHESIS ON" \*)

在.qsf文件中，按如下约束添加：set\_global\_assignment -name FRACTAL\_SYNTHESIS ON -entity

用户界面中，执行如下步骤： 点击Assignments > Assignment Editor。

将Assignment Name选择为Fractal Synthesis，为Value选择On，运算密集型实体名称为Entity，实体名称在To栏中。可在To中输入通配符 (\*) 以约束所有实体的实例。

图 55.Assignment Editor中的分形综合约束

1.10. 综合设置参考

本节为所有综合设置提供参考。使用这些设置定制综合处理实现设计目标。

1.10.1. 高级综合设置(Advanced Synthesis Settings)

以下部分是所有Advanced Synthesis Settings的快速参考。点击Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis)修改这些设置。

表 20.高级综合设置(1/13) 选项 说明 Allow Any RAM Size for Recognition 允许Compiler推断任何大小的RAM，即使RAM不符合当前最低要求。

Allow Any ROM Size for Recognition 允许Compiler推断任何大小的RAM，即使RAM不符合当前最低要求。

Allow Any Shift Register Size for Recognition 允许Compiler推断任何大小的移位寄存器，即使其不符合设计的当前最低尺寸要求。

Allow Register Duplication 控制Compiler是否复制寄存器来提高设计性能。使能后，Compiler执行优化，创建寄存器的第二副本，并将其扇出的一部分移动到这个新节点。该技术可提高路由性并减少在为具有较多扇出的网络布线时需要的路由线缆总数。如果禁用此选项，则寄存器重定时亦被禁用。

注： 仅适用于Intel® Arria® 10和Intel® Cyclone® 10 GX器件。

Allow Register Merging 控制Compiler是否移除(合并)相同的寄存器。使能后，如果两个寄存器生成相同逻辑，则Compiler可能删除一个寄存器并将其余寄存器扇出到已删除寄存器目标位置。如果要阻止Compiler移除您特意使用的复制寄存器， 则此选项很有用。禁用后，重定时优化亦被禁用。

注： 仅适用于Intel® Arria® 10和Intel® Cyclone® 10 GX器件。

Allow Shift Register Merging Across Hierarchies 允许Compiler从设计的各层次获取移位寄存器，并将寄存器放入同一RAM中。

Allow Synchronous Control Signals 允许Compiler使用普通模式逻辑单元中的同步清零和同步加载信号。开启该选项有助于减少设计中使用的逻辑单元总数，但可能对适配产生消极影响。该消极影响是由于LAB中的所有逻辑单元共享同步控制信号。

表 21.高级综合设置(2/13) 选项 说明 Analysis & Synthesis Message Level 指定Compiler显示的Analysis & Synthesis消息类型。Low仅显示最重要的Analysis & Synthesis消息。Medium显示大多数消息，但隐藏详细消息。High显示所有消息。

Auto Clock Enable Replacement 允许Compiler放置驱动寄存器的逻辑并将逻辑移动到寄存器的时钟使能输入端口。

Auto DSP Block Replacement 允许Compiler找到可以DSP块替代的乘法累加函数或乘加函数。

Auto Gated Clock Conversion 自动转换门控时钟以使用时钟使能管脚。时钟门控逻辑可包含AND，OR，MUX和NOT门控。开启此选项可能增加存储器使用和总体运行时间。必须使用Timing Analyzer进行时序分析，且必须以Synopsys Design Constraints(.sdc)格式定义所有基础时钟。

表 22.高级综合设置(3/13) 选项 说明 Auto Open-Drain Pins 允许Compiler自动将具有强低数据(a strong low data)输入的三态缓冲器转换成等效开漏缓冲器。

Auto RAM Replacement 允许Compiler识别可用altsyncram或lpm\_ram\_dp IP核替换的寄存器和逻辑集。开启该选项可更改设计功能性。

Auto ROM Replacement 允许Compiler识别可用altsyncram或lpm\_ram\_dp IP核替换的逻辑。开启该选项可改变设计的上电状态。

Auto Resource Sharing 允许Compiler在HDL源代码的许多相似但互斥的操作之间共享硬件资源。如果使能此选项，则Compiler合并可兼容的加法，减法和乘法操作。合并操作可减少设计所需的面积。由于资源共享会在每个共享资源上引入额外的多路复用和控制逻辑，因而可能对设计的最终fMAX带来消极影响。

Auto Shift Register Placement 允许Compiler找出一组相同长度并可由altshift\_taps IP核替换的移位寄存器。移位寄存器必须全部使用相同时钟和时钟使能信号。寄存器不得有任何辅助信号。寄存器还必须具有间隔相同的抽头，且抽头间至少相隔3个寄存器。

Automatic Parallel Synthesis 使能/禁用自动并行综合的选项。使用该选项通过可用的多个处理器加速综合编译时间。

表 23.高级综合设置(4/13) 选项 说明 Block Design Naming 指定块设计命名方案。如果以此项约束设计实体以外的任何其他选项，则Compiler会将其忽略。

Clock MUX Protection 使时钟网络中的多路复用器分解为2对1多路复用器树。Compiler保护这些树不与其他逻辑合并或转移。此选项有助于Timing Analyzer分析时钟行为。

DSP Block Balancing 允许您在DSP块平衡期间控制特定DSP块片的转换。

表 24.高级综合设置(5/13) 选项 说明 Disable DSP Negate Inferencing 允许指定是否使用推断DSP块上的negate端口。

Disable Register Merging Across Hierarchies 指定Compiler是否允许将相同输入但位于不同层次中的寄存器进行合并。

Enable Formal Verification Support 使能Compiler编写与OneSpin\*形式验证工具一同使用的脚本。

Enable State Machines Inference 允许Compiler推断VHDL或Verilog HDL设计文件中的状态机。Compiler优化状态机以减少设计面积并提高性能。如果设置成Off，Compiler抽取VHDL或Verilog HDL设计文件中的状态机并将其优化成普通逻辑。

Force Use of Synchronous Clear Signals 允许Compiler使用普通模式逻辑单元中的同步清零信号。开启该选项有助于减少设计中使用的逻辑单元总数，但可能对适配产生消极影响。LAB中的所有逻辑单元共享同步控制信号。

Fractal Synthesis 开启此选项On指示Compiler对算术块应用密集封装，最小化计算密集型设计的设计面积。

HDL Message Level 指定要查看的HDL消息类型，包括显示HDL源代码中错误处理的消息。Level1仅显示最重要的HDL消息。Level2显示大部分HDL消息，包括警告和基于信息的消息。Level3显示所有HDL消息，包括警告和基于信息的消息以及潜在设计问题或lint错误的警报。

表 25.高级综合设置(6/13) 选项 说明 Ignore GLOBAL Buffers 忽略设计中的GLOBAL缓冲。如果将该选项应用于单个GLOBAL缓冲，或包含GLOBAL缓冲的设计实体以外的任何内容，则Compiler忽略该选项。

Ignore LCELL Buffers 忽略设计中的LCELL缓冲。如果将该选项应用于单个LCELL缓冲，或包含LCELL缓冲的设计实体以外的任何内容，则Compiler忽略该选项。

Ignore Maximum Fan-Out Assignments 指示Compiler忽略节点，实体或整个设计上的最大扇出(Maximum Fan-Out Assignment)约束。

Ignore SOFT Buffers 忽略设计中的SOFT缓冲。如果该选项应用于单个SOFT缓冲或包含SOFT缓冲的设计实体，则Compiler忽略该选项。

表 26.高级综合设置(7/13) 选项 说明 Ignore translate\_off and synthesis\_off Directives 忽略Verilog HDL和VHDL设计文件中的所有translate\_off/synthesis\_off综合指令。使用该选项禁用这些综合指令，以及包括之前在解析期间被忽略的代码。

Infer RAMs from Raw Logic 推断来自寄存器和多路复用器的RAM。最初Compiler将一些不同于RAM模板的HDL码型转换成逻辑。但因为这些结构作为RAM使用。因而，使能该选项时，Compiler可能会在稍后阶段使用altsyncram IP核实例替换它们。使能该约束后，Compiler可能使用更多器件RAM资源和更少LAB。

Iteration Limit for Constant Verilog Loops 使用评估回路条件定义Verilog循环迭代限制，以评估每个回路迭代上的编译时间常量。该限制主要用于存储器耗尽或软件陷入实际无限循环之前识别潜在的无限循环。

Iteration Limit for non-Constant Verilog Loops 使用评估回路条件定义Verilog循环迭代限制，从而不评估每个回路迭代上的编译时间常量。该限制主要用于存储器耗尽或软件陷入实际无限循环之前识别潜在的无限循环。

表 27.高级综合设置(8/13) 选项 说明 Maximum DSP Block Usage 指定DSP块均衡器假定每分区的当前器件中存在的DSP块最大数量。该选项覆盖当前器件中支持使用最大数量DSP块的常用方法。

Maximum Number of LABs 指定Analysis & Synthesis应在器件中尝试使用的最大LAB数量。当该值为非负或小于当前器件上可用LAB的最大数量时，该选项覆盖当前器件中支持使用最大数量LAB的常用方法。

Maximum Number of M4K/M9K/M20K/M10K Memory Blocks 指定Compiler可能在器件中使用的M4K，M9K，M20K或M10K存储器块的最大数量 。当值为非负或小于当前器件支持的可用M4K，M9K，M20K或M10K存储器最大数量时，该选项会覆盖当前器件中支持的使用最多数量块的常用方法。

表 28.高级综合设置(9/13) 选项 说明 Maximum Number of Registers Created from Uninferred RAMs 指定Analysis & Synthesis用于未推断RAM转换的最大寄存器数。可将该选项用作工程范围内选项或用于通过按分区根目录上的实例名称设置约束的特定分区。分区上的约束覆盖特定分区中的全局约束(如有)。该选项可防止导致长编译和将许多寄存器用于未推断RAM时的存储器不足。Intel® Quartus® Prime软件发布错误并退出取代继续编译。

NOT Gate Push-Back 允许Compiler通过寄存器促使反转(NOT gate，非门)还原，并在需要实现设计时在寄存器数据输入上将其实现。开启该选项时，寄存器可上电到高电平有效状态，并在器件初始操作期间可能需要将其彻底清除。如果将该选项应用于单个寄存器或包含寄存器的设计实体以外的任何内容，则Compiler忽略该选项。将该选项应用于寄存器直接驱动的输出管脚时，相应约束将自动转移到该寄存器。

Number of Inverted Registers Reported in Synthesis Report 指定Synthesis报告显示被反转寄存器的最大数量。

Number of Protected Registers Reported in Synthesis Report 指定Synthesis报告显示受保护寄存器的最大数量。

Number of Removed Registers Reported in Synthesis Migration Checks 指定Synthesis报告显示的最大行数。

Number of Swept Nodes Reported in Synthesis Report 指定Synthesis Report显示扫除节点的最大数量。被扫除的节点是由Compiler发现的不必要节点，因而从设计中将其删除。

Number of Rows Reported in Synthesis Report 指定Synthesis报告显示的最大行数。

注： 仅适用于Intel® Arria® 10和Intel® Cyclone® 10 GX器件。

Optimization Technique 指定Analysis & Synthesis的总体优化目标。指定Balanced策略，或优化Performance，Area，Routability，Power和Compile Time。Compiler以您指定的优化目标为目标。

表 29.高级综合设置(10/13) 选项 说明 Perform WYSIWYG Primitive Resynthesis 指定综合期间是否执行WYSIWYG原语再综合。该选项使用Optimization Technique逻辑选项中的指定设置。

Power-Up Don't Care 使得无Power-Up Level logic选项设置的寄存器通过任意逻辑电平(X)上电。 Power-Up Don't Care选项开启时，Compiler会确定何时才能从更改寄存器上电电平实现设计面积最小化中获益。除非有直接区域优势，否则Compiler将上电状态保持为0。

Power Optimization During Synthesis 控制Analysis & Synthesis电源驱动编译设置。该选项决定Analysis & Synthesis如何积极优化设计中电源。该选项为Off时，Compiler不执行任何电源优化。Normal compilation执行的电源优化但不会降低设计性能。Extra effort执行额外的电源优化但可能降低设计性能。

表 30.高级综合设置(11/13) 选项 说明 Remove Duplicate Registers 如果某寄存器与另一寄存器相同，则删除该寄存器。如果两个寄存器生成相同的逻辑，则Compiler删除重复部分。首个实例扇出到重复目的地。此外，如果被删除的寄存器包含不同逻辑选项约束，则Compiler忽略该选项。该选项有助于防止Compiler特意删除重复寄存器。若将该选项应用于单个寄存器或包含寄存器的设计实体以外的内容，则Compiler会忽略此选项。

Remove Redundant Logic Cells 删除冗余LCELL原语或WYSIWYG原语。启用该选项可优化电路面积和速度。如果将其应用于设计实体以外的内容，则Compiler会忽略该选项。

Report Parameter Settings 指定Synthesis报告是否包含Parameter Settings by Entity Instance文件中的报告。

Report PR Initial Values as Errors 允许将PR分区中找到的初始值明确标记定义为Error而非Warning。

Report Source Assignments 指定Synthesis报告是否包含Source Assignments文件中的报告。

表 31.高级综合设置(12/13) 选项 说明 Resource Aware Inference for Block RAM 指定RAM，ROM和移位寄存器推断中是否应考虑设计和器件资源。

Restructure Multiplexers 减少设计中实现多路复用器所需逻辑单元综合的数量。该选项有助于包含零碎式多路复用器总线的设计。该选项可对区域中多路复用器进行有效重新封装，从而允许设计通过较少逻辑单元实现多路复用器：On—最小化设计面积，但可能对设计时钟速度有消极影响(fMAX)。

Off—禁用多路复用器重组；但不会减少逻辑单元的使用，也不影响设计时钟速度(fMAX)。

Auto—允许Intel® Quartus® Prime软件决定是否应使能多路复用器重组。Auto设置减少逻辑单元的使用，但可能对设计时钟速度(fMAX)有消极影响。

SDC Constraint Protection 验证寄存器合并中的.sdc约束。该选项有助于维持.sdc约束在编译过程中的有效性。

Safe State Machine Safe State Machine选项实现可从非法状态恢复的状态机。可用设置如下： Auto—对于Intel® Stratix® 10或Intel® Agilex™设计，但凡Compiler确认该设置在状态机6个或更少状态中为最优时，该默认设置会使能Safe State Machine。此设置有助于允许使用意外的初始上电条件。对于Intel® Arria® 10和Intel® Cyclone® 10 GX，Auto设置与Never相同。

On—指示Compiler始终使用Safe State Machine。

Never—从不使用Safe State Machine。

Shift Register Replacement – Allow Asynchronous Clear Signal 允许Compiler找出一组相同长度并可由altshift\_taps IP核替换的移位寄存器。移位寄存器必须全部使用相同aclr信号，不可具有任何其他辅助信号，并且具有间距相同的抽头，且抽头间至少相隔3个寄存器。要使用该选项，必须开启Auto Shift Register Replacement逻辑选项。

Size of the Latch Report 允许指定Synthesis Report应显示锁存的最大数量。

Size of the PR Initial Conditions Report 允许指定PR Initial Conditions Report应显示寄存器的最大数量。

表 32.高级综合设置(13/13) 选项 说明 State Machine Processing 指定Compiler处理状态机的处理方式。可使用您自己的User-Encoded方式，或选择One-Hot，Minimal Bits，Gray，Johnson，Sequential或Auto(Compiler选择)编码。

Strict RAM Replacement 该选项为On时，如果硬件与设计完全匹配，则Compiler仅替换RAM。

Synchronization Register Chain Length 指定Compiler认定为同步链的行中，寄存器的最大数目。同步链是具有相同时钟，且之间无扇出的寄存器序列，因而首个寄存器由管脚，或另一时钟域中的逻辑馈入。Compiler认为这些寄存器用于亚稳定性分析。Compiler阻止对这些寄存器进行优化，例如重定时。使能门级重定时后，Compiler不会删除这些寄存器。默认长度设置为2。

Synthesis Effort 控制编译速度，性能和面积间的综合权衡。默认为Auto。可选择Fast获得更快的编译速度，但会损失性能和面积。

Synthesis Migration Check for Stratix 10 使能对Intel® Arria® 10向Intel® Stratix® 10设计迁移的综合检查。

Timing-Driven Synthesis 对于Intel® Arria® 10和Intel® Cyclone® 10 GX设计，允许综合使用时序信息更好地优化设计。Timing-Driven Synthesis逻辑选项影响以下Optimization Technique选项： Optimization Technique Speed—以增加面积(逻辑和寄存器利用率)为代价，优化设计关键时序部分以提高性能。

Optimization Technique Balanced—还可优化设计的关键时序部分难以提高性能，但此选项仅允许有限的面积增加。

Optimization Technique Area—仅针对面积进行设计优化。

1.11. Fitter设置参考

使用Fitter设置定制设计的布局和布线。点击Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)访问Fitter设置。

表 33.高级Fitter设置(1/8) 选项 说明 ALM Register Packing Effort 寄存器布局期间指导Fitter在封装ALM时的积极性。使用该选项增加辅助寄存器位置。提高ALM封装密度可能会降低适配设计时所需的ALM数量，但同时也可能减少布线灵活性和时序性能。 Low—Fitter会避免ALM封装配置，由于这些配置会将并无直接连接性的LUT和寄存器进行合并。避免这些配置可能提高时序性能但会增减实现设计所需的ALM数量。

Medium—Fitter允许在ALM处实现一些悬空LUT和寄存器间进行合并的配置。Fitter会更多使用ALM中辅助寄存器的位置。

High—Fitter使能所有合法和需要的ALM封装配置。在密集设计中，Fitter根据要求自动增加ALM寄存器封装效果，使设计恰到好处。

Advanced Physical Synthesis 使能Physical Synthesis引擎，其中包括适配期间提高电路性能的组合型和顺序型优化。

Allow Delay Chains 允许Fitter选择最佳延迟链，以符合所有I/O元件的tSU和tCO时序要求。使能该选项可能减少tSU违规的数量，但同时会引入最少量的tH违规。使能该选项不会覆盖单个节点上的延迟链设置。

Allow DSP Retiming 允许通过DSP块重新定时。

Allow Early Global Retiming in the Fitter 允许Compiler在Fitter中提早运行全局重定时。

Allow Hyper-Aware Register Chain Area Optimizations in the Fitter 通过自动强制背到背(back-to-back)寄存器成为Hyper Register来减少使用ALM。开启此区域性减少技术可能降低性能并增加编译时间。

Allow RAM Retiming 允许通过RAM块重新定时。

Allow Register Duplication 允许Compiler复制寄存器以提高设计性能。使能该选项时，Compiler复制该寄存器并将其中一些扇出移动到对应的新节点。该优化可改善可布线性，并减少具有多个扇出的网络中的布线线缆的总数量。如果禁用该选项，则会禁用通过重定时寄存器的优化。

注： 仅适用于Intel® Arria® 10和Intel® Cyclone® 10 GX器件。

Allow Register Merging 允许Compiler删除与设计中其他寄存器相同的寄存器。使能该选项后，如果两个寄存器生成相同逻辑，Compiler删除一个寄存器并将寄存器扇出保留在被删除寄存器的目的地。该选项有助于防止Compiler删除特意使用的复制寄存器。

如果禁用寄存器合并，则Compiler禁用重定时寄存器的优化。

注： 仅适用于Intel® Arria® 10和Intel® Cyclone® 10 GX器件。

Auto Delay Chains for High Fanout Input Pins 允许Fitter选择如何优化高扇出输入管脚延迟链。必须使能Auto Delay Chains启动此选项。使能该选项可能会减少tSU违规的数量，但编译时间会显著增加，因为Fitter会尝试优化所有扇出设置。

Auto Fit Effort Desired Slack Margin 指定Fitter保持的默认最差情况下的空闲裕量(slack)。如果设计的各路径上至少有该指定的裕量，则Fitter会降低优化效果以减少编译时间。

注： 仅适用于Intel® Arria® 10和Intel® Cyclone® 10 GX器件。

表 34.高级Fitter设置(2/8) 选项 说明 Auto Global Clock 允许Compiler选择全局时钟信号。Compiler选择为触发器馈送最多时钟输入的信号。该信号遍布全局布线路由选择路径上的所有器件。为防止Compiler自动选择特定信号作为全局时钟，可将该信号上的Global Signal选项设置为Off。

Auto Global Register Control Signals 允许Compiler选择全局寄存器控制信号。Compiler选择为触发器(不包括时钟信号)馈送最多控制信号输入的信号作为全局信号。这些全局信号遍布全局路由选择路径上的器件。依据目标器件系列，这些控制信号可包含异步清零和加载，同步清零和加载，时钟使能和预置信号。如要防止Compiler自动选择特定信号作为全局寄存器控制信号，可将该信号上的GlobalSignal选项设置为Off。

Auto Packed Registers 允许Compiler合并寄存器和组合块，或使用I/O单元，RAM块或DSP块代替逻辑单元来实现寄存器。该选项控制Fitter将寄存器和其他功能块合并以减少设计面积的积极程度。通常，Auto或Sparse Auto设置适合。

其他设置会限制Fitter将寄存器与其他功能块合并的灵活性，并且导致无法适配。 Auto—Fitter尝试以良好面积实现最佳性能。如有必要，Fitter合并额外逻辑将设计面积减少到当前器件范围内。

Sparse Auto—Fitter尝试实现最高性能，在不超出器件逻辑容量的前提下增加器件用途。

Off—Fitter不会将寄存器和其他功能进行组合。Off设置会显著增加设计面积并导致无法适配。

Sparse—Fitter以一定程度合并各功能且可提高多数设计的性能。

Normal—Fitter结合了可最大化设计性能和减小面积的功能。

Minimize Area—Fitter积极组合不相关功能以减少布局设计所需的面积，但有性能损失。

Minimize Area with Chains—Fitter更加积极组合寄存器级联链部分的功能或将可转换成寄存器级联链的部分进行组合。

如果该选项设置为Off以外的其他值时，通过I/O单元合并寄存器以改善I/O时序。如果保持有效状态则说明已使能Optimize IOC Register Placement For Timing选项。

Auto RAM to MLAB Conversion 指定Fitter是否转换Auto块类型的RAM以使用LAB位置。如果该选项设置为Off，则仅带有MLAB类型设置的MLAB单元或RAM单元可使用LAB从而实现存储器。

Auto Register Duplication 允许Fitter自动复制具有空逻辑单元的LAB中的寄存器。该选项不更改设计的功能性。如果Logic Cell Insertion-- Logic Duplication逻辑选项的设置选为OFF，则Compiler忽略Auto Register Duplication选项。启用该选项允许Logic Cell Insertion -- Logic Duplication逻辑选项提高设计的布通率，但会使设计的形式验证更加困难。

注： 仅适用于Intel® Arria® 10和Intel® Cyclone® 10 GX器件。

表 35.高级Fitter设置(3/8) 选项 说明 Enable Auto-Pipelining 启用自动流水线和延迟敏感错误路径功能。结合Assignment Editor中的Maximum Additional Pipelining和可选Additional Pipelining Group约束使用该设置可自动在指定位置添加流水线寄存器。

注： 仅适用于Intel® Stratix® 10和Intel® Agilex™器件。

Enable Bus-Hold Circuitry 使能器件操作期间的总线保持电路。该选项为On时，管脚保持其未驱动时的最后逻辑电平，且不进入高阻抗逻辑电平。Weak Pull-Up Resistor设计时不要使用该选项，从Fast选项使能对Critical Chain Viewer的定位。如果将该选项应用于管脚以外的内容，则Compiler将其忽略。

Enable Critical Chain Viewer 使能Intel® Stratix® 10和Intel® Agilex™器件Fast Forward Timing Closure Recommendations报告中的关键链可视化。

Equivalent RAM and MLAB Paused Read Capabilities 指定MLAB单元中实现的RAM是否需要具有如块RAM中实现的RAM的等效暂停读取功能。暂停读取是禁用读取时保持最后读取值的能力。允许暂停读取功能的差异性为使用MLAB单元实现RAM中的Fitter提供更多灵活性。为Fitter在使用MLAB单元决定实现RAM时提供最大灵活性，可将该选项设置为Don't Care。可用选项，如下：Don't Care—Fitter可将RAM转换为MLAB单元，即使它们没有与块RAM实现等效的暂停读取功能。Fitter生成关于带有不同暂停读取功能的RAM的信息消息。

Care—Fitter不将RAM转换成MLAB单元，除非他们具有与块RAM实现等效的暂停读取功能。

Equivalent RAM and MLAB Power Up 指定MLAB单元中实现的RAM是否需要具有如块RAM中实现的RAM的等效上电情况。器件上电或全局性复位时，出现上电情况。允许非等效上电情况可为Fitter在使用MLAB单元实现RAM时提供更多灵活性。

要为Fitter在使用MLAB单元决定实现RAM时提供更多灵活性，可将该选项设置为Auto或Don't Care。可用选项，如下： Auto—Fitter可能将RAM转换成MLAB单元，即使MLAB单元缺少与块RAM实现等效的上电条件。Fitter也会针对无等效上电条件的RAM输出警告消息。

Don't Care—与Auto应用相同行为，但提供消息报文。

Care—除非RAM具有与块RAM实现等效的上电条件，否则Fitter不会将RAM转换成MLAB单元。

Final Placement Optimizations 指定Fitter是否执行最终布局优化。执行最终布局优化可能会提改善时序和路由选择性，但可能需要更长编译时间。

Fitter Aggressive Routability Optimizations 指定Fitter是否积极优化路由选择性。执行积极的布通率优化可能降低设计速度，但可能还会减少路由选择线缆和路由选择时间。Automatically设置允许Fitter决定积极布通率是否有益。

表 36.高级Fitter设置(4/8) 选项 说明 Fitter Effort 指定适配期间物理性综合优化的级别： Auto—调整Fitter优化效果以最小化编译时间，同时实现设计时序要求。使用Auto Fit Effort Desired Slack Margin选项充分应用优化效果达到额外时序裕量(slack)。

Standard—最大程度使用优化效力不考虑设计要求，实现简易设计中的更高编译时间和更多裕量。对于复杂设计，Auto和Standard都可最大程度使用优化效力。

注： 仅适用于Intel® Arria® 10和Intel® Cyclone® 10 GX器件。

Fitter Initial Placement Seed 为当前设计指定seed。该值可为任何非负整数。默认情况下，Fitter使用的seed值为1。

在优化设计以符合时序要求fMAX时，Fitter将该seed作为初始布局配置。因为每个不同seed值会导致不同的适配结果，所以可多次尝试不同seed以获得最佳适配结果。

如果改变设计，则取得设计中最佳适配结果的seed也会改变。此外，更改seed可能会也可能不会获得更好适配。因此，仅当Fitter与时序要求相差较小量时，才指定seed。

注： 还可使用Design Space Explorer II (DSEII) 扫描复杂流程参数，包括Intel® Quartus® Prime软件中优化设计性能的seed。

Logic Cell Insertion 允许Fitter自动在两个节点间插入缓冲逻辑单元且不改变设计功能性。Compiler通过器件中未使用的逻辑创建缓冲逻辑单元。此选项还允许Fitter在LAB内复制其中未使用的逻辑单元。在设计要求各方面符合设计时，默认设置Auto允许这些操作运行。

注： 仅适用于Intel® Arria® 10和Intel® Cyclone® 10 GX器件。

MLAB Add Timing Constraints for Mixed-Port Feed-Through Mode Setting Don't Care 指定Timing Analyzer是否评估MLAB存储器块写和读操作间的时序约束。同时执行同一地址上的写和读操作可能导致亚稳定性问题，因为默认情况下这些操作之间无时序约束。启动该选项可为MLAB存储器块上的写和读操作之间引入时序约束，从而避免亚稳定性问题。然而，开启该选项会降低MLAB存储器块的性能。如果您的设计不用同时执行同一地址上的读写操作，则无需设置该项。

Number of Example Nodes Reported in Fitter Messages 允许指定Fitter消息应显示的实例节点的最大数量。

表 37.高级Fitter设置(5/8) 选项 说明 Optimize Design for Metastability 该设置通过提高其Mean Time Between Failures(MTBF，故障平均间隔时间)提高设计稳定性。使能该设置后，Fitter提高设计中同步器寄存器的输出设置裕量(slack)。此裕量可呈指数提高设计MTBF。该选项仅适用于使用Timing Analyzer进行时序驱动编译时。使用Timing Analyzer report\_metastability命令查看设计中检测出的同步器并生成MTBF估值。

Optimize Hold Timing 指示Fitter优化器件内的保持时间，以符合时序要求和约束。可使用设置如下： I/O Paths and Minimum TPD Paths—指示Fitter符合以下时序要求和约束：tH从I/O管脚到寄存器。

Minimum tCO从寄存器到I/O管脚。

Minimum tPD从I/O管脚或寄存器到I/O管脚或寄存器。

All Paths—指示Fitter符合以下时序要求和约束：tH从I/O管脚到寄存器。

最小tCO从寄存器到I/O管脚。

最小tPD从I/O管脚或寄存器到I/O管脚或寄存器。

禁用Optimize Timing逻辑选项时，Optimize Hold Timing选项不可用。

Optimize IOC Register Placement For Timing 指定Fitter是否通过将寄存器自动封装到I/O中实现I/O管脚时序优化从而最大限度减少延迟。 Normal—Fitter将寄存器适时封装到I/O，从而改善I/O时序。

Pack All I/O Registers—Fitter积极将任何与输入，输出或输出使能管脚连接的寄存器封装到I/O中，除非受到您的约束或其他合法性限制。

Off—运行无外设到核心优化。

Optimize Multi-Corner Timing 指示Fitter考虑优化中的时序拐点以满足时序要求。这些时序延迟拐点包括快速拐点时序和慢速拐点时序。默认情况下，该选项为On，Fitter会优化针对多拐点延迟以及慢速观点延迟考虑的设计。该选项为Off时，Fitter优化仅针对慢拐点时序模型(为给定速度等级，低电压条件下运行而制造的最慢器件)中慢拐点延迟考虑的设计。该选项为On时通常可创建跨工艺，温度和电压变化的，更加可靠的设计实现。

禁用Optimize Timing逻辑选项时，Optimize Hold Timing选项不可用。

Optimize Timing 指定Fitter是否优化以符合最大延迟时序要求(例如，时钟周期时间)。默认情况下，该选项设置为Normal compilation。该选项为Off时有助于适配具有极高互连要求的设计。该选项为Off时还可减少编译时间但会牺牲时序性能(因为Fitter忽略设计时序要求)。如果该选项为Off，则其他Fitter时序优化选项无效(例如Optimize Hold Timing)。

表 38.高级Fitter设置(6/8) 选项 说明 Periphery to Core Placement and Routing Optimization 指定Fitter是否应针对FPGA内核中外设逻辑和寄存器间直接连接上的布局或路由选择进行优化。可使用如下选项： Auto—Fitter自动识别具有紧凑时序窗口的传输，布局内核寄存器并对前往外设或来自外设的连接进行布线。在内核心布局和布线剩余部分完成以前，Fitter执行这些布局和布线决策。此序列可确保这些关键时序连接符合时序，且避免路由选择拥塞。

On—不考虑时序要求，Fitter优化外设和核心寄存器之间的所有传输。不要将该选项设置为全局性On。而是使用Assignment Editor针对目标节点或实体集分配优化。

Off—Fitter运行无外设到核心优化。

注： 仅适用于Intel® Arria® 10和Intel® Cyclone® 10 GX器件。

Physical Placement Effort 控制Fitter在高级物理布局优化期间发挥的效力。High和Maximum工作量设置会导致进一步优化布局解决方案中的额外编译时间。

Placement Effort Multiplier 指定Fitter消耗在布局上的相对时间。默认值为1.0，合法值必须大于0。指定一个浮点数以允许控制布局工作量。较高值会增加CPU时间但也可能提高布局质量。例如，值为“4”可大于增加2-4倍的适配时间但也可能提高质量。

Power Optimization During Fitting 指示Fitter执行针对降低器件总功耗的优化。可用于电源优化适配的设置为： Off—不运行功耗优化。

Normal compilation—执行功耗优化，对编译时间或设计性能产生消极影响的可能性不大。

Extra effort—执行额外功耗优化，可能影响设计性能或导致较长编译时间。

表 39.高级Fitter设置(7/8) 选项 说明 Programmable Power Maximum High-Speed Fraction of Used LAB Tiles 设置高速LAB tile小数部分的上限。合法值必须介于0.0和1.0至之间。默认值为1.0。值为1.0表示对高速tile的数量无限制，Fitter使用符合设计要求所需的最小数量。指定一个低于1.0的值可能降低时序质量，因为某些时序关键资源可能被强制进入低功耗模式。

Programmable Power Technology Optimization 控制Fitter对tile的配置以在高速或低功耗模式中运行。可使用以下选项： Automatic—指定Fitter最小化功耗但同时保持时序性能。

Minimize Power Only—指定Fitter设置在低功耗模式下运行时tile的最大数量。

Force All Used Tiles to High Speed—指定Fitter设置高速模式下使用的所有tile。

Force All Tiles with Failing Timing Paths to High Speed—将所有失败路径设置为高速模式。对于符合时序的设计，该设置的行为与Automatic设置相类似。

对于不符合时序的设计，将所有带有负裕量(slack)的路径设置为高速模式。此模式很可能不增加设计速度，但可能提高静态功耗。该模式有助于确定因时序收敛而需重新设计的逻辑路径。

注： 仅适用于Intel® Arria® 10和Intel® Cyclone® 10 GX器件。

Router Timing Optimization Level 控制路由器尝试满足时序要求的积极度。将该选项设置为Maximum可略微提高设计速度，但会增加编译时间。将该项设置为Minimum时可减少编译时间，但会略微减缓设计速度。默认值为Normal。

Run Early Place during compilation 使能完全编译期间Early Place Fitter阶段。开启该设置可能增加Fitter处理时间。

表 40.高级Fitter设置(8/8) 选项 说明 Synchronizer Identification 指定Compiler识别用于亚稳定分析的同步寄存器链寄存器。同步寄存器链是具有相同时钟且相互间无扇出的寄存器序列，并由另一时钟域中的管脚或逻辑驱动。

可用选项如下： Off—Timing Analyzer不会将指定寄存器，或指定实体中的寄存器识别为同步化寄存器。

Auto—Timing Analyzer使用多个不包含组合逻辑的寄存器识别链中的有效同步寄存器。使用Auto设置生成关于设计中可能出现的同步链的报告。

Forced if Asynchronous—如果软件检测到同步信号传输，则Timing Analyzer识别同步寄存器链，即使链中存在组合逻辑或仅有一个寄存器。

Forced—Timing Analyzer将指定寄存器，或指定实体中的所有寄存器识别为同步器。Forced选项仅可用于整个设计。否则，设计中所有寄存器都被标识为同步器。

Fitter优化被识别为同步器的寄存器以改善Mean Time Between Failure(MTBF，故障平均间隔时间), 并提供使能Optimize Design for Metastability。

如果同步化寄存器链由Forced或Forced if Asynchronous选项识别到，则在该链满足设计要求后，Timing Analyzer报告其亚稳定性MTBF。

Treat Bidirectional Pin as Output Pin 指定Fitter将双向管脚作为输出管脚，表示输入路径馈送回输出路径。

Use Checkered Pattern as uninitialized RAM Content 将作为初始RAM内容的方格码型加载到所有RAM块，且无需支持内容初始化的指定RAM内容。开启该选项不影响仿真，但可能导致片上行为与仿真结果不同。

Weak Pull-Up Resistor 当器件运行与用户模式时，使能弱上拉电阻。该选项将高阻抗总线信号拉至VCC。请勿同时使能该选项与Enable Bus-Hold Circuitry选项。如果应用任何除管脚以外的内容则Fitter忽略该选项。

1.12. 设计编译修订历史

本文档修订历史如下。

文档版本 Intel® Quartus® Prime版本 修订内容 2019.10.20 19.3.0 添加了“自动门控时钟转换”主题。

更新了关于小型乘法器的自动分形综合的“分形综合优化”和“使能或禁用分形综合”主题。

2019.09.30 19.3.0 添加了关于Intel® Agilex™器件的全面支持。

添加了“全局信号可视化报告”主题。

添加“全局路由器线缆利用情况图”主题。

添加了“Fast Preserve Option”主题。

重新排列主题顺序以对应设计流程。

2019.07.02 19.1 对“分形综合优化”主题稍作修改。

在关于使能分形综合工程内的“运行综合”步骤3a中添加注释。

在“部分重新配置设计指导”中添加关于PRESERVE\_FANOUT\_FREE\_NODE综合的详细信息。

更正了“步骤3：运行Fast Forward Compile和 Hyper-Retiming”中的笔误。

删除了“Enabling Timing-Driven Synthesis”主题。

2019.04.01 19.1 在“运行综合”中，删除了关于工程内使能分形综合的步骤。

更新了“分形综合优化”主题以说明乘法器正则化和计算包运算现在支持有符号的乘法功能。

2019.01.03 18.1.0 在”编译概述”中添加了快照说明并与“导出设计分区”和“导出版本兼容编译数据库"中的内容相连接。

2018.10.19 18.1.0 说明Rapid Recompile on Enable Intermediate Fitter Snapshots选项的依存关系。

2018.09.24 18.1.0 说明使能或禁用中间Fitter快照的选项并相应更新了编译流程和dashboard的说明。

添加了“导出编译结果部分及副主题”。

在“导出版本兼容编译数据库”主题中说明了完整芯片数据的移植。

在“导出设计分区”话题中说明了自动.qdb分区导出。

在“查看Quartus Database文件信息”中说明了查看QDB文件元数据。

为新选项添加了“分形综合优化”主题并更新了“运行综合”主题步骤。

说明了新编辑器优化模式并介绍了通过.qsf添加的扩展优化模式时出现的注意事项。

说明了新全局信号可视化报告

添加了“影响编译结果的因素”主题。

添加了“使用Compilation Dashboard”主题。

添加了关于Enable Auto-Pipelining设置的说明。

为“高级综合设置”添加了Enable Formal Verification Support的说明。

为“高级综合设置”添加了关于Report PR Initial Values as Errors的选项说明。

为“高级综合设置”添加了关于Size of the Latch Report的选项说明。

在“高级综合设置”中添加了关于Size of the PR Initial Conditions Report选项的说明。

为"Fitter设置参考”中的Advanced Physical Synthesis选项添加了说明。

为"Fitter设置参考”中的Allow DSP Retiming选项添加了说明。

在"Fitter设置参考”中为Fitter选项的Allow Early Global Retiming添加了说明。

在"Fitter设置参考”中为Fitter选项的Allow Hyper-Aware Register Chain Area Optimizations添加了说明。

为"Fitter设置参考”中的Allow RAM Retiming选项添加了说明。

在“Fitter设置参考”中为Fitter Messages选项中报告的实例节点数量添加了说明。

为"Fitter设置参考”中的Physical Placement Effort选项添加了说明。

为“Fitter设置参考”中Use Checkered Pattern as uninitializedRAM Content选项添加说明。

更新了Auto设置中关于Safe State Machine选项的说明。

删除了Ignore ROW GLOBAL Buffers选项支持。

删除了Ignore CARRY Buffers选项支持。

删除了Ignore CASCADE Buffers选项支持。

2018.05.07 18.0.0 更新了Optimization Modes主题以添加Compile Time(积极)。

将并发分析的内容从Early Place Flow话题重新安排到Concurrent Analysis During Synthesis or Fitting这个新主题中。

Rapid Recompile现在可支持Intel® Stratix® 10器件。

加强了Retime Stage Reports的说明。

加强了Retime Stage说明以包含经典寄存器重定时。

表 41.文档修订历史 日期 版本 修顶内容 2017.11.06 17.1.0 添加了Intel® Stratix® 10 Hyper-Aware设计流程，Hyper-Retiming，Fast Forward编译和Fast Forward Viewer支持。

添加了高级HyperFlex设置主题。

添加了Retiming Restrictions和Workarounds主题。

添加了有关Fast Forward编译支持RAM和DSP模块重定时的声明。

添加了并发分析主题。

添加了分析Fitter快照主题。

添加了Compilation Dashboard Early Place阶段控制图像。

添加了早期布局后运行late\_place话题。

Intel®命名标准最新更新。

2017.05.08 17.0.0 对Cyclone® 10 GX器件的初始编译支持添加参考。

说明了早期布局后的并发分析。

更新了Timing Analyzer，Report，Setting和Concurrent Analysis控制的Compilation Dashboard。

更新了高级综合设置中关于Auto DSP Block Replacement的说明。

更新了关于Allow Register Retiming的Advanced Fitter Setting，并删除了淘汰的SSN Optimization选项。

添加了Prevent Register Retiming主题。

添加了Preserve Registers During Synthesis主题。

删除了Safe State Machine逻辑选项的限制。

为Partial Reconfiguration和Block-Based Design Flows添加了参考。

2016.10.31 16.1.0 实现Intel品牌重塑。

说明Compiler快照并添加了Analyzing Snapshot Timing主题。

更新了工程目录结构图。

说明了新的Fitter阶段菜单命令和报告。

添加关于 Early Place Flow，Implement Flow和Finalize Flow的说明。

为Fitter中的Incremental Optimization添加了说明。

重新组织章节中的主题顺序。

删除了已淘汰的Per-Stage Compilation (Beta)编译流程。

2016.05.03 16.0.0 添加关于Fitter Plan，Place和Route阶段，报告和优化的说明。

添加了Per-Stage Compilation (Beta)编译流程。

添加了Compilation Dashboard信息。

删除了Safe State Machine逻辑选项支持。以RTL编码安全状态。

添加了Generating Dynamic Synthesis Report主题。

Quartus工程目录结构结构更新。

2015.11.02 15.1.0 首版文档。

2. 缩短编译时间

可采用各种技术缩短Intel® Quartus® Prime Compiler中综合和适配所需的时间。

2.1. 影响编译结果的因素

对以下工程设置，硬件或软件的任何更改都会影响一个编译到下一个编译的结果。

工程文件—对工程设置(.qsf，quartus2.ini)，设计文件和时序约束(.sdc)的更改能改变结果。

任何可改变编译期间处理器数量的设置都可影响编译结果。

硬件—CPU体系结构，不包含硬盘或存储器尺寸差异。Windows XP x32结果与Windows XP x64结果不同。Linux x86结果与Linux x86\_64结果不同。

Intel® Quartus® Prime软件版本—包括版本号和已安装过渡性更新。点击Help > About获得该信息。

操作系统—Windows或Linux操作系统，不包括版本更新。例如，Windows XP，Windows Vista和Windows 7结果皆相同。类似情况还有如，Linux RHEL，CentOS 4和CentOS 5结果相同。

2.2. Compilation Time Advisor

通过点击Tools > Advisors > Compilation Time Advisor后，Compilation Time Advisor显现与Intel® Quartus® Prime GUI中。本章节介绍说明Compilation Time Advisor中所有可用的编译时间优化技术。

2.3. 缩短总编译时间的策略

可使用以下策略缩短编译设计所需的总时间： 并行编译(适用于具有多个处理器内核的系统)

Rapid Recompile和Smart Compilation重复使用先前编辑的结果，以缩短编译总时间。

2.3.1. 运行Rapid Recompile

Rapid Recompile期间，Compiler尽可能重复使用早前综合和适配结果，且不重复处理未更改的设计块。使用Rapid Recompile可减少少量设计更改后的时序变化以及重新编译总时间。

图 56.Rapid Recompile

按照以下步骤运行Rapid Recompile： 初始编译之前，单击Assignments > Settings > Compiler Settings，并开启Enable Intermediate Fitter Snapshots。必须使能该选项以在后续操作中使用Rapid Recompile功能。

要在初始编译(或运行Fitter的Route阶段后)开始Rapid Recompile，请点击Processing > Start > Start Rapid Recompile。未完全重新编译情况下，Rapid Recompile可实现的设计更改类型，如下：

更改由Signal Tap Logic Analyzer分接的节点

更改组合式逻辑功能

更改状态机逻辑(例如，新状态，状态转换更改)

更改信号或总线延迟或添加流水线寄存器

更改加法器或乘法器系数

更改DSP，RAM或I/O的寄存器封装行为

删除多余逻辑

更改综合指令

点击Rapid Recompile Preservation Summary报告查看已保留编译结果百分比的详细信息。

图 57.快速重编译保留内容摘要(Rapid Recompile Preservation Summary)

2.3.2. 使能多处理器编译

Compiler可检测并使用多处理器以减少总编译时间。指定Compiler使用的处理器数量。Intel® Quartus® Prime软件可最多使用16个处理器并行运算。Compiler默认使用并行编译。可指定软件使用的最大处理器数量，从而为其他任务保留一些处理器。

该技术可为双处理器核心系统的编译时间最高减少10%，对于4处理器核心系统的编译时间最高减少20%。独立运行时序分析时，2个处理器将时序分析时间平均减少10%。使用4个处理器时，可平均降低15%。

Intel® Quartus® Prime软件在给定编译期间无需使用您指定的所有处理器。此外，此软件使用的处理器数量绝不会超出指定数量。该特性可实现不降低电脑运行速度的同时处理其他任务。使用多处理器不影响适配质量。对于特定设计中给定的Fitter种子，以及Maximum processors allowed设置，适配完全相同且具确定性。无论目标器件和可溶处理器数量如何，该特性持续有效。不同Maximum processors allowed规范产生具有相同质量的结果。且影响类似于更改Fitter种子设置。

使用以下步骤使能多处理器编译： 打开或创建Intel® Quartus® Prime工程。

点击Assignments > Settings > Compilation Process Settings。

Parallel compilation下，为Compiler使用的处理器数量指定选项。

查看编译后Parallel Compilation报告中有关处理器使用的详细信息。

在命令行指定用于编译的处理器数量，可在脚本中使用如下Tcl命令： set\_global\_assignment -name NUM\_PARALLEL\_PROCESSORS

此情况下， 为1到16的整数。

要Intel® Quartus® Prime软件检测处理器数量并使用所有处理器进行编译，可在脚本中添加如下Tcl命令行： set\_global\_assignment -name NUM\_PARALLEL\_PROCESSORS ALL

注： Compiler将Intel® Hyper-Threading® Technology(Intel® HT Technology)检测为单个处理器。如果系统中包含具有Intel HT Technology的单个处理器，则将处理器数量设置为1。请勿使用Intel® HT Technology进行Intel® Quartus® Prime编译。

2.3.3. 使用基于块的编译

设计过程中，可将符合布局和时序要求的块与其他仍处于更改和优化中的块隔开。通过将功能块隔离到分区中，就可应用优化技术仅针对所选区域进行编译。

使用基于块的编译时，可使能Fast Preserve选项，将编译期间保留分区的逻辑减少到仅使用接口逻辑，从而减少Compiler进行综合，布局和布线该分区所需的时间。接口逻辑是位于分区边界并与设计中其他部分进行对接的逻辑。

创建划分功能块的分区： Design Partition Planner中，识别适合分区的块的大小。

通常，一个分区代表设计总大小的大约15%至20%。使用每个实体顶部栏下方的信息区域。

图 58.Design Partition Planner中的实体表现

根据需要抽取实体和折叠实体实现独立块。

对于包含相关逻辑块且具有所需大小的每个实体，请右键单击实体并点击Create Design Partition以将该实体放置在其自己的分区中。

目的在于实现分区包含相关逻辑块。

要使能将编译期间保留分区的逻辑简化到仅使用接口逻辑的Fast Preserve选项，请点击 Assignments > Settings > Compiler Settings > Incremental Compile > Fast Preserve。

2.3.4. 禁用寄存器上电初始化

通过禁用寄存器上电初始化，可加快比特流初始化进程，减小比特流大小(支持选择较小的配置器件)，并缩短配置时间。

重要： 该选项仅适用于Intel® Stratix® 10和Intel® Agilex™器件。

禁用依赖上电状态的优化。

比特流汇编器无需寄存器上电初始化创建即可创建比特流。

要禁用该初始化，请通过Device and Pin Options对话框使能Disable Register Power-up Initialization选项。

图 59.器件和管脚选项

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使能Disable Register Power-up Initialization选项时，Synthesis显示告警，表示寄存器需要上电关注，如下图所示：

图 60.针对寄存器的告警

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如果要查看的寄存器具有指定上电状态，且Compiler无法保留该状态，则请参阅Registers with Explicit Power-up Settings报告。

图 61.Registers with Explicit Power-up Settings报告

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关于不再能够依赖寄存器上电状态复位设计的更多信息，请参阅Intel® Quartus® Prime Pro Edition用户指南：部分重新配置中的部分重新配置设计流程部分。

2.4. 缩短综合时间和综合网表优化时间

减少使用网表优化以缩短综合时间且不影响Fitter时间。关于使用第三方(EDA)综合工具缩短综合时间的提示，请参阅综合软件的文档。

2.4.1. 缩短综合时间和综合网表优化时间的设置

综合网表和物理综合优化设置可显著增加大型设计的整体编译时间。请参阅“分析和综合消息”决定优化时间的长度。

如果您的设计未综合网表或物理综合优化但已满足性能要求，则关闭这些选项以缩短编译时间。如果需要综合网表优化来满足性能，则分别优化设计层次分区，从而缩短花费在Analysis and Synthesis的总时间。

2.4.2. 使用适当编码样式缩短综合时间

您的HDL代码样式也会影响综合时间。例如，如果需要推断您代码中的RAM块，就必须遵循推断RAM的指导原则。如果未正确的推断RAM块，则软件将这些块作为寄存器实现。

如果尝试推断一个大型存储器块i，则软件消耗FPGA中更多资源。从而导致路由选择拥塞并显著增加编译时间。如果在某些某块中看到路由选择高利用率，则最好查看这类块的代码。

2.5. 缩短布局时间

布局设计所需的时间取决于两个因素：设计中的逻辑在器件中放置方式的数量，以及控制找出良好布局所需工作量的设置。

可更高布局算法的设置缩短布局时间。

有时需要在布局和路由选择时间之间权衡。如果布局运行时间不足以找到较好位置，则路由选择时间会增加。缩短布局时间，请确保不增加路由选择时间并缩短整体编译时间。

2.5.1. 布局工作量乘法器设置

通过减少Placement Effort Multiplier选项可控制Fitter花费在布局上的时间量。

点击Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)并指定Placement Effort Multiplier的值。默认为1.0。合法值必须大于0且可为非整数值。数字0和1之间的值可缩短适配时间，但也会降低布局质量和设计性能。

2.6. 缩短路由选择时间

路由选择时间通常不是编译时间的重要部分。路由设计所需的时间取决于三个因素：器件体系结构，器件中设计的布局和设计中不同路径之间的连接性。

如果您的设计需要很长时间进行布线，请执行以下一项或多项操作： 检查路由选择拥塞。

关闭Fitter Aggressive Routability Optimization。

2.6.1. 使用Chip Planner识别路由选择拥塞

识别设计中路由选择拥塞的区域：

点击Tools > Chip Planner。

在Chip Planner中查看路由选择拥塞，双击Tasks列表中的Report Routing Utilization命令。

在Report Routing Utilization对话框中点击Preview以预览默认拥堵显示。

更改Routing utilization type以显示指定资源拥塞。默认显示使用深蓝表示0%拥塞，红色表示100%。

调整Threshold percentage滑块更改拥塞阈值水平。

Intel® Quartus® Prime编译消息包含有关平均和峰值互连使用情况的信息。峰值互连使用率超过75%或平均互连使用超过60%表示可能您的设计难以适配。同样，峰值互连使用超过90%或平均互连超过75%，则表明很可能无法获得有效适配。

2.6.1.1. 路由选择拥塞区域

即使平均拥塞并不高，但有可能设计的特定类型路由选择中存在高拥塞区域。可使用Chip Planner识别指定互连类型的高拥塞区域。

可更改设计中的连接以减少路由选择拥塞。

如果路由选择拥塞区域位于Logic Lock (Standard)区域中或Logic Lock (Standard)区域间，则更改或删除Logic Lock (Standard)区域并重新编译您的设计。如果路由选择时间仍就相同，则该时间属于设计和布局的特征

如果路由选择时间缩短，可考虑更改Logic Lock (Standard)区域的大小，位置或内容来减少拥塞并缩短路由选择时间。

2.6.1.2. HDL编码样式造成的拥塞

设计中使用的HDL编码样式也可能导致路由选择拥塞。使用Chip Planner识别出拥塞区域后，查看那些区域中所放置块的HDL代码，从而确定是否通过更改代码以减少使用互连。

2.7. 缩短静态时序分析时间

如果执行时序驱动的综合，则Intel® Quartus® Prime软件在Analysis和Synthesis期间运行Timing Analyzer。

Intel® Quartus® Prime Fitter也在布局和路由选择期间运行Timing Analyzer。如果Synopsys\* Design Constraints File(.sdc)中存在不正确的约束，则Intel® Quartus® Prime软件可能消耗不必要的时间多次处理这些约束。 如果设计中未指定错误路径和多周期路径，则Timing Analyzer可能会分析与设计无关的路径。

如果重新定义.sdc文件中的约束，Timing Analyzer可能消耗额外时间处理。为避免这种情况，请从编译消息中查找已被重新定义的Synopsis设计约束指示，并据此更新.sdc文件。

确保为设计提供正确的时序约束，因为软件并不了解设计意图，例如如何考量错误路径或多周期路径。当正确指定这些约束后，Timing Analyzer跳过路径分析，而Fitter也不消耗额外时间优化这些路径。

2.8. 设置步骤优先

或许有必要减少分配给编译的计算资源，以缩短增加的编译时间。如果必须同时运行其他任务，对于具有单处理器的机器来说，减少编译的资源分配是较简易的方法。

2.9. 缩短编译时间修订历史

文档版本 Intel® Quartus® Prime版本 修订内容 2019.11.11 19.3.0 在"Using Block-Based Compilation"主题中添加了Fast Preserve选项支持。

2019.09.30 19.3.0 添加了对Intel® Agilex™器件的全面支持。

2019.07.02 19.1 添加了使用无寄存器初始化流程主题。

2018.10.19 18.1.0 说明了Rapid Recompile对于Enable Intermediate Fitter Snapshots选项的依赖性。

2017.11.06 17.1.0 添加了主题：使用基于块的编译。

日期 版本 修订内容 2017.05.08 17.0.0 阐明多处理器编译多适配质量的影响。

删除了参考已淘汰Fitter Effort Logic Option的内容。