FPGA学习-9-串口通信2-程序

左手的ㄟ右手 2022-01-11 01:51 265阅读 0赞

系统:win10  
软件编辑和程序下载平台:Quartus II  
仿真平台:modelsim  
FPGA:EP4CE6

## 1 传输1B数据 ##

![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70]

## 2 接收块:重点理解怎么开始(start\_flag), rx\_flag如何跳变 ##

流程:  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 1]

## 程序: ##

module uart_recv(
        input			  sys_clk,                  //系统时钟
        input             sys_rst_n,                //系统复位，低电平有效
        
        input             uart_rxd,                 //UART接收端口
        output  reg       uart_done,                //接收一帧数据完成标志信号
        output  reg [7:0] uart_data                 //接收的数据
        );
        
    //parameter define
    parameter  CLK_FREQ = 50000000;                 //系统时钟频率 50M
    parameter  UART_BPS = 9600;                     //串口波特率
    localparam BPS_CNT  = CLK_FREQ/UART_BPS;        //为得到指定波特率，
                                                    //需要对系统时钟计数BPS_CNT次
    //reg define
    reg        uart_rxd_d0;
    reg        uart_rxd_d1;
    reg [15:0] clk_cnt;                             //系统时钟计数器	16位
    reg [ 3:0] rx_cnt;                              //接收数据计数器	4位
    reg        rx_flag;                             //接收过程标志信号
    reg [ 7:0] rxdata;                              //接收数据寄存器	8位
    
    //wire define
    wire       start_flag;
    
    //*****************************************************
    //**                    main code
    //*****************************************************
    
    //*************************************************************************************************
    //捕获接收端口下降沿(起始位)，得到一个时钟周期的脉冲信号						
    //经典的边缘检测部分(只要uart_rxd产生下降沿,start_flag就会产生一个脉冲信号)		
    //然后我们知道,只要在空闲中检测到uart_rxd一个下降沿,表示数据开始传输, 即start_flag就是开始传输的标志位
    
    assign  start_flag = uart_rxd_d1 & (~uart_rxd_d0);    
    
    //对UART接收端口的数据延迟两个时钟周期
    always @(posedge sys_clk or negedge sys_rst_n) begin 
        if (!sys_rst_n) begin 
            uart_rxd_d0 <= 1'b0;
            uart_rxd_d1 <= 1'b0;          
        end
        else begin //接收端口赋值,用于 
            uart_rxd_d0  <= uart_rxd;                  
            uart_rxd_d1  <= uart_rxd_d0;
        end   
    end
    //************************************************************************************************
    
    
    //*****************************************************************************************************
    //上面的程序确定数据开始传输,并且start_flag产生一个脉冲信号,导致rx_flag接收标志变为高,			开始计数
    //然后rx_cnt接收计数开始计数,因为每次传输8位,在加上一个开始位,所以总共是9位传输一次,
    //	start_bit/	bit0/	bit1/	bit2/	bit3/	bit4/	bit5/	bit6/	bit7/
    
    //这里clk_cnt就是对系统周期计数,到一个波特率就进行下一个接收,
    //就是每一个波特率周期,rx_cnt加一, 完成了1bit接收
    always @(posedge sys_clk or negedge sys_rst_n) begin         
        if (!sys_rst_n)                                  
            rx_flag <= 1'b0;
        else begin
            if(start_flag)                          //检测到起始位
                rx_flag <= 1'b1;                    //进入接收过程，标志位rx_flag拉高
            else if((rx_cnt == 4'd9)&&(clk_cnt == BPS_CNT/2))	
    //		rx_cnt=9表示1B接收完毕,clk_cnt == BPS_CNT/2表示stop_bit到半个比特就要停止,
    //		这样rx_flag会拉低,等到下一个数据开始传入的时候,rx_flag就能在剩下的半个比特后进行拉高,产生半个比特的下降位,
    //		从而给了清空clk_cnt和rx_cnt的机会
                rx_flag <= 1'b0;                    //计数到停止位中间时，停止接收过程
            else
                rx_flag <= rx_flag;
        end
    end
    
    //进入接收过程后，启动系统时钟计数器与接收数据计数器
    always @(posedge sys_clk or negedge sys_rst_n) begin         
        if (!sys_rst_n) begin                             
            clk_cnt <= 16'd0;                                  
            rx_cnt  <= 4'd0;
        end                                                      
        else if ( rx_flag ) begin                   //处于接收过程
                if (clk_cnt < BPS_CNT - 1) begin
                    clk_cnt <= clk_cnt + 1'b1;
                    rx_cnt  <= rx_cnt;
                end
                else begin
                    clk_cnt <= 16'd0;               //对系统时钟计数达一个波特率周期后清零
                    rx_cnt  <= rx_cnt + 1'b1;       //此时接收数据计数器加1
                end
            end
            else begin                              //接收过程结束，计数器清零
                clk_cnt <= 16'd0;
                rx_cnt  <= 4'd0;
            end
    end
    //*****************************************************************************************************
    //根据接收数据计数器来寄存uart接收端口数据
    always @(posedge sys_clk or negedge sys_rst_n) begin 
        if ( !sys_rst_n)  
            rxdata <= 8'd0;                                     
        else if(rx_flag)                            //系统处于接收过程
            if (clk_cnt == BPS_CNT/2) begin         //判断系统时钟计数器计数到数据位中间
                case ( rx_cnt )
                 4'd1 : rxdata[0] <= uart_rxd_d1;   //寄存数据位最低位
                 4'd2 : rxdata[1] <= uart_rxd_d1;
                 4'd3 : rxdata[2] <= uart_rxd_d1;
                 4'd4 : rxdata[3] <= uart_rxd_d1;
                 4'd5 : rxdata[4] <= uart_rxd_d1;
                 4'd6 : rxdata[5] <= uart_rxd_d1;
                 4'd7 : rxdata[6] <= uart_rxd_d1;
                 4'd8 : rxdata[7] <= uart_rxd_d1;   //寄存数据位最高位
                 default:;                                    
                endcase
            end
            else 
                rxdata <= rxdata;
        else
            rxdata <= 8'd0;
    end
    
    //数据接收完毕后给出标志信号并寄存输出接收到的数据
    always @(posedge sys_clk or negedge sys_rst_n) begin        
        if (!sys_rst_n) begin
            uart_data <= 8'd0;                               
            uart_done <= 1'b0;
        end
        else if(rx_cnt == 4'd9) begin               //接收数据计数器计数到停止位时           
            uart_data <= rxdata;                    //寄存输出接收到的数据
            uart_done <= 1'b1;                      //并将接收完成标志位拉高
        end
        else begin
            uart_data <= 8'd0;                                   
            uart_done <= 1'b0; 
        end    
    end
    
    endmodule

## 3 发送快一样的,只是把并行转为串行数据发送出去 ##

module uart_send(
        input	      sys_clk,                  //系统时钟
        input         sys_rst_n,                //系统复位，低电平有效
        
        input         uart_en,                  //发送使能信号
        input  [7:0]  uart_din,                 //待发送数据
        output  reg   uart_txd                  //UART发送端口
        );
        
    //parameter define
    parameter  CLK_FREQ = 50000000;             //系统时钟频率
    parameter  UART_BPS = 9600;                 //串口波特率
    localparam BPS_CNT  = CLK_FREQ/UART_BPS;    //为得到指定波特率，对系统时钟计数BPS_CNT次
    
    //reg define
    reg        uart_en_d0; 
    reg        uart_en_d1;  
    reg [15:0] clk_cnt;                         //系统时钟计数器
    reg [ 3:0] tx_cnt;                          //发送数据计数器
    reg        tx_flag;                         //发送过程标志信号
    reg [ 7:0] tx_data;                         //寄存发送数据
    
    //wire define
    wire       en_flag;
    
    //*****************************************************
    //**                    main code
    //*****************************************************
    //捕获uart_en上升沿，得到一个时钟周期的脉冲信号
    assign en_flag = (~uart_en_d1) & uart_en_d0;	//检测的uart_en的上升沿,确定发射过程
                                                     
    //对发送使能信号uart_en延迟两个时钟周期
    always @(posedge sys_clk or negedge sys_rst_n) begin         
        if (!sys_rst_n) begin
            uart_en_d0 <= 1'b0;                                  
            uart_en_d1 <= 1'b0;
        end                                                      
        else begin                                               
            uart_en_d0 <= uart_en;                               
            uart_en_d1 <= uart_en_d0;                            
        end
    end
    
    //当脉冲信号en_flag到达时,寄存待发送的数据，并进入发送过程          
    always @(posedge sys_clk or negedge sys_rst_n) begin         
        if (!sys_rst_n) begin                                  
            tx_flag <= 1'b0;
            tx_data <= 8'd0;
        end 
        else if (en_flag) begin                 //检测到发送使能上升沿                      
                tx_flag <= 1'b1;                //进入发送过程，标志位tx_flag拉高
                tx_data <= uart_din;            //寄存待发送的数据
            end
            else 
            if ((tx_cnt == 4'd9)&&(clk_cnt == BPS_CNT/2))
            begin                               //计数到停止位中间时，停止发送过程
                tx_flag <= 1'b0;                //发送过程结束，标志位tx_flag拉低
                tx_data <= 8'd0;
            end
            else begin
                tx_flag <= tx_flag;
                tx_data <= tx_data;
            end 
    end
    
    //进入发送过程后，启动系统时钟计数器与发送数据计数器
    always @(posedge sys_clk or negedge sys_rst_n) begin         
        if (!sys_rst_n) begin                             
            clk_cnt <= 16'd0;                                  
            tx_cnt  <= 4'd0;
        end                                                      
        else if (tx_flag) begin                 //处于发送过程
            if (clk_cnt < BPS_CNT - 1) begin
                clk_cnt <= clk_cnt + 1'b1;
                tx_cnt  <= tx_cnt;
            end
            else begin
                clk_cnt <= 16'd0;               //对系统时钟计数达一个波特率周期后清零
                tx_cnt  <= tx_cnt + 1'b1;       //此时发送数据计数器加1
            end
        end
        else begin                              //发送过程结束
            clk_cnt <= 16'd0;
            tx_cnt  <= 4'd0;
        end
    end
    
    //根据发送数据计数器来给uart发送端口赋值
    always @(posedge sys_clk or negedge sys_rst_n) begin        
        if (!sys_rst_n)  
            uart_txd <= 1'b1;        
        else if (tx_flag)
            case(tx_cnt)
                4'd0: uart_txd <= 1'b0;         //起始位 
                4'd1: uart_txd <= tx_data[0];   //数据位最低位
                4'd2: uart_txd <= tx_data[1];
                4'd3: uart_txd <= tx_data[2];
                4'd4: uart_txd <= tx_data[3];
                4'd5: uart_txd <= tx_data[4];
                4'd6: uart_txd <= tx_data[5];
                4'd7: uart_txd <= tx_data[6];
                4'd8: uart_txd <= tx_data[7];   //数据位最高位
                4'd9: uart_txd <= 1'b1;         //停止位
                default: ;
            endcase
        else 
            uart_txd <= 1'b1;                   //空闲时发送端口为高电平
    end
    
    endmodule

## 4 top顶层程序 ##

module uart_top(
        input           sys_clk,          //外部50M时钟
        input           sys_rst_n,        //外部复位信号，低有效
        //uart接口
        input           uart_rxd,         //UART接收端口
        output          uart_txd          //UART发送端口
        );
        
    //parameter define
    parameter  CLK_FREQ = 50000000;       //定义系统时钟频率
    parameter  UART_BPS = 115200;         //定义串口波特率
        
    //wire define   
    wire       uart_en_w;                 //UART发送使能
    wire [7:0] uart_data_w;               //UART发送数据
    wire       clk_1m_w;                  //1MHz时钟，用于Signaltap调试
    
    //*****************************************************
    //**                    main code
    //*****************************************************
    
    
    
    //串口接收模块 例化    
    uart_recv #(    //parameter重新赋值                      
        .CLK_FREQ       (CLK_FREQ),       //设置系统时钟频率
        .UART_BPS       (UART_BPS)		  //设置串口接收波特率
    )       
    u_uart_recv(	//串口接收模块                 
        .sys_clk        (sys_clk), 
        .sys_rst_n      (sys_rst_n),
        
        .uart_rxd       (uart_rxd),
        .uart_done      (uart_en_w),
        .uart_data      (uart_data_w)
        );
    //串口发送模块 例化    
    uart_send #(     //parameter重新赋值                     
        .CLK_FREQ       (CLK_FREQ),       //设置系统时钟频率
        .UART_BPS       (UART_BPS)		  //设置串口发送波特率
    )       
    u_uart_send(     //串口发送模块            
        .sys_clk        (sys_clk),
        .sys_rst_n      (sys_rst_n),
         
        .uart_en        (uart_en_w),
        .uart_din       (uart_data_w),
        .uart_txd       (uart_txd)
        );
    
    endmodule

## 实验结果: ##

![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 2]

总结和心得:  
跟STM32等单片机相比较, FPGA代码更简单,配置更底层,从数据的层次分析问题,另外FPGA打破了很多单片机上面的限制,比如在FPGA上面,任何端口都可以用作串口,唯一暂时觉得不爽之处就是还没有找到FPGA程序库,比如printf函数等,如果这些函数能够开元封装的话,相信对于FPGA将会有更大学习动力(本人太懒,总想找到现成的,)

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