计算机原理与结构实验2《算术逻辑运算电路设计》

Dear 丶 2021-11-09 03:10 250阅读 0赞

#### 实验2《算术逻辑运算电路设计》 ####

##### 一、实验目的 #####

1.  掌握：如何采用Verilog设计组合逻辑电路；
2.  掌握：Quartus II 的外设器件引脚配置；
3.  了解：FPGA驱动USE-Blaster的安装。

##### 二、实验内容 #####

试用Verilog设计一个四位二进制算术逻辑运算电路，完成加减乘除四个基本算术运算和与或非三个基本逻辑运算，采用FPGA开发版上的SW\[1\]-SW\[4\]作为输入，LEDR\[1\]-LEDR\[5\]作为输出。

##### 三、实验方法 #####

1.  实验方法：参考书本和网络资料。
2.  实验原理：Verilog语言能够支持和实现相关运算。
3.  实验技术：利用ModelSim开发工具和Verilog语言实现。
4.  实验方案：先查阅相关资料，制定实验步骤，再利用开发工具进行实验操作。

##### 四、实验步骤 #####

1.  查阅相关Verilog设计算术逻辑运算电路的资料；
2.  .列出ALU相关功能；

1.  利用Verilog语言编写实现代码；

module ALU_4bit(data,a,b,oper,EN);
    	input [3:0] a,b;			//输入操作数
    	input [2:0] oper;			//运算功能控制
    	input EN;					//运算使能端，“1”允许运算
    	output reg[7:0] data;		//输出
    
        always @(*)
            begin
                if(!EN)
                    data=8'b0; else ALUtask(a,b,oper,data); //调用任务 end task ALUtask; //ALU任务块 input [3:0] a,b; input [2:0] oper; output reg[7:0] data; begin case(oper) 3'b000:data = a + b;
                3'b001:data = a - b; 3'b010:data = multi(a,b);	//调用函数，实现a*b的运算
                3'b011:data = div(a,b); 3'b100:data = a & b;
                3'b101:data = a | b; 3'b110:data = { ~a,~b};
                default:data={ a,b};
                endcase
            end
        endtask
    
        //funtion multi
        function [7:0]multi;
            input [3:0] A,B;
            reg [7:0] count;
            integer i;
            begin
                count=0；
                for(i=1;i<4;i=i+1)
                    begin
                        if(A[i])
                        count = count + (B << i-1);
                    end
                multi=count;		//返回值通过函数名返回
            end
        endfunction
    
        function [7:0]div;
            input [3:0] A,B;
            integer i;
            begin  
                A = { 32'h00000000,A}; B = {B,32'h00000000};   
                for(i = 0;i < 32;i = i + 1)  
                    begin  
                        A = { A[62:0],1'b0}; if(A[63:32] >= B) A = A - B + 1'b1;  
                        else  
                            A = A;  
                    end  
                //yshang <= A[31:0];  
                //yyushu <= A[63:32];
                multi=A
            end 
        
    endmodule

1.  利用Modelsim开发工具进行实验；
2.  分配引脚；  
    ![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70]
3.  运行测试。
4.  总结实验过程，完成实验报告。

##### 五、实验结果 #####

实验箱运行测试结果：  
  说明：二极管从左到右依次为Y\[3:0\]，开关从左到右依次为A\[3:0\]，B\[3:0\]，F\[2:0\]  
  加法：  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 1]  
  或运算：  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 2]  
  与运算：  
![在这里插入图片描述][20190804182435830.png]

##### 六、实验结论 #####

实验数据和结果运行正确，符合预期，详情见第五点。

##### 七、实验小结 #####

本次实验主要学会了如何通过Verilog进行设计组合逻辑电路，利用实验箱进行测试，对Modelsim操作也更加的熟悉了。  
  实验中主要是modelsim开发工具使用是不清楚，比如如何设计引脚，如何连接添加驱动等，通过观看老师课堂讲解视频之后就解决了。  
  实验有待改进的是实验测试过程记录截图不够详细，因为当时课堂实验时未明确需要的实验截图，就是间接拍了几张做记录，下次实验可以多多留心。

##### 八、实验思考 #####

1.  如何采用加法器完成加减乘除四个算术运算？  
    加法可以直接运算，减法采用补码表示即可转换为加法运算，乘法和除法需要先通过移位操作才能运算。
2.  如何在计算机中安装USB驱动程序usb-blaster？  
    可以参考视频指导进行安装。  
    将USB接口插入电脑，之后选择【控制面板】→【硬件和声音】→【设备管理器】→【其他设备】中会显示【USB-Blaster】→右键选择【更新驱动/程序软件】→【浏览计算机以查找驱动程序软件】→选择电脑中的安装程序所在目录→【下一步】→【关闭】。按照操作步骤正常情况下即可成功安装。
3.  如何在Quartus II中分配FPGA引脚？如何处理暂不用的引脚？  
    在Quartus II软件中，选择“Assignments -> Pin”标签（或者点击 按钮） ，打开Pin Planner，之后安装试验箱中的参考书本的建议进行选择即可。

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[20190804182435830.png]: /images/20211109/89ec650937d941bdbd4be46ab87e4fe2.png