计算机原理与结构实验1《实验工具使用》

本是古典何须时尚 2021-11-11 07:22 316阅读 0赞

#### 实验1《实验工具使用》 ####

##### 一、实验目的 #####

1.  了解：Quartus II中如何设置Modelsim工具的使用及联合仿真；
2.  掌握：Quartus II 的设计方案输入；
3.  掌握：Modelsim对信号的仿真调试。

##### 二、实验内容 #####

某乘法器用Verilog实现如下：

module basic_base2_mul(x_in, y_in, p_out);	
    	parameter 	N = 8,
    				M = 4;
    	input  [N-1:0] x_in;
    	input  [M-1:0] y_in;
    	output [N+M-1:0] p_out;
    	reg	   [N+M-1:0] p_out;
    
    	integer i;
    	reg [M:0] wires[N:0];
    	
    	initial 
    	   begin
    	       for (i=0;i<=N;i=i+1) begin
    	          wires[i]=0;
    	          end
    	   end
    	       
    	always @(x_in or y_in)begin
    		for(i=0; i<=N-1; i=i+1)begin
    			wires[i+1] = mult_by_1(x_in[i], wires[i][M:1], y_in); 
    			p_out[i] = wires[i+1][0];
    		end
    		p_out[N+M-1:N] = wires[N][M:1];
    	end
    
    	function [M:0] mult_by_1;		
    		input			xi;
    		input  [M-1:0] 	A, B;
    		if(xi)	mult_by_1 = A + B;
    		else	mult_by_1 = A;
    	endfunction
    endmodule

试用QuartusII/Modelsim进行仿真，给出仿真结果，并说明程序每条语句的作用。

##### 三、实验方法 #####

利用ModelSim SE 10.1开发工具进行Verilog语言实现二进制乘法及其仿真测试。

##### 四、实验步骤 #####

1.  阅读Verilog语言编写的二进制乘法器代码，标明注释，理解原理过程；
2.  查阅资料（包含但不仅限于视频、PPT及网络教程）熟悉ModelSim进行Verilog语言实现和仿真过程；
3.  利用ModelSim进行实验操作；

3.1 打开ModelSim工具，选择【File】→【New】→【Library】，之后新建一个工作目录。  
![在这里插入图片描述][20190804181718324.png]  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70]  
3.2 选择【File】→【New】→【Project】，新建一个工程，用于程序实现。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 1]  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 2]  
3.3 创建新工程时同时创建一个新文件用于编写Verilog语言。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 3]  
3.4 选择文件（basic\_base2\_mul）右键选择【Edit】即可进行编辑。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 4]  
3.5 在文件中编写Verilog代码，实现二进制乘法。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 5]  
3.6 在工具最上栏选择【Simulate】→【Start Simulate】开始进行仿真操作。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 6]  
3.7 选择所使用的的仿真文件。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 7]  
3.8 将Verilog中的信号添加到波形图中。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 8]  
3.9 在波形图信号中右键选择【Force】可对信号进行输入值设置，通过修改信号值可对程序进行仿真测试。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 9]  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 10]  
3.10 对信号输入不同数值测试，完成实验测试。

1.  总结实验过程，完成实验报告。

##### 五、实验结果 #####

1.  程序语句解释

//N比特乘M比特的二进制乘法器
    //声明模块，模块名（定义输入输出）
    module basic_base2_mul(x_in, y_in, p_out);
    	parameter 	N = 8,       //定义常量数据，此模块中表示位数
    				     M = 4;
    	input  [N-1:0] x_in;    //定义N bit的输入x_in
    	input  [M-1:0] y_in;    //定义M bit的输入y_in
    	output [//N比特乘M比特的二进制乘法器
    //声明模块，模块名（定义输入输出）
    module basic_base2_mul(x_in, y_in, p_out);
    	parameter 	N = 8,       //定义常量数据，此模块中表示位数
    				     M = 4;
    	input  [N-1:0] x_in;    //定义N bit的输入x_in
    	input  [M-1:0] y_in;    //定义M bit的输入y_in
    	output [N+M-1:0] p_out; //定义M+N bit的输出p_out
    	reg	   [N+M-1:0] p_out; //将输出p_out类型定义为reg
    
    	integer i;              //定义一个整数控制循环
    	reg [M:0] wires[N:0];
    	
    	//线路全部初始化为0，wires是结构化元件间物理连线
    	initial
    	   begin
    	       for (i=0;i<=N;i=i+1)
    	          begin
    	            wires[i]=0;
    	          end
    	   end
    	
    	//乘法运算
    	always @(x_in or y_in)
    	 begin
    		for(i=0; i<=N-1; i=i+1)
    		  begin
    		   //逐位进行乘法运算
    			 wires[i+1] = mult_by_1(x_in[i], wires[i][M:1], y_in); 
    			 p_out[i] = wires[i+1][0];
    		  end
    		 p_out[N+M-1:N] = wires[N][M:1];
    	 end
    
      //一位乘法函数
    	function [M:0] mult_by_1;		
    		input			xi;
    		input  [M-1:0] 	A, B;
    	
    		if(xi)	mult_by_1 = A + B;
    		else	mult_by_1 = A;
    	endfunction  //函数结束
    endmodule      //模块结束
    
    N+M-1:0] p_out; //定义M+N bit的输出p_out
    	reg	   [N+M-1:0] p_out; //将输出p_out类型定义为reg
    
    	integer i;              //定义一个整数控制循环
    	reg [M:0] wires[N:0];
    	
    	//线路全部初始化为0，wires是结构化元件间物理连线
    	initial
    	   begin
    	       for (i=0;i<=N;i=i+1)
    	          begin
    	            wires[i]=0;
    	          end
    	   end
    	
    	//乘法运算
    	always @(x_in or y_in)
    	 begin
    		for(i=0; i<=N-1; i=i+1)
    		  begin
    		   //逐位进行乘法运算
    			 wires[i+1] = mult_by_1(x_in[i], wires[i][M:1], y_in); 
    			 p_out[i] = wires[i+1][0];
    		  end
    		 p_out[N+M-1:N] = wires[N][M:1];
    	 end
    
      //一位乘法函数
    	function [M:0] mult_by_1;		
    		input			xi;
    		input  [M-1:0] 	A, B;
    	
    		if(xi)	mult_by_1 = A + B;
    		else	mult_by_1 = A;
    	endfunction  //函数结束
    endmodule      //模块结束

1.  实验测试，修改x\_in、y\_in的值为23、12和80、8进行仿真测试，测试结果正确。  
    ![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 11]  
    ![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 12]

##### 六、实验结论 #####

本次实验通过使用ModelSim开发工具成功对二进制乘法器进行仿真测试，可直观的查看Verilog语言的成果，实验测试符合预期结果，测试数据及结果分析见第五点。

##### 七、实验小结 #####

7.1 实验体会：本次实验主要是熟悉ModalSim开发工具的使用，能够使用它进行Verilog程序仿真测试，同时了解二进制乘法器的Verilog语言编写及实现原理。

7.2 实验过程中遇到的问题：  
  ①ModelSim开发工具仿真测试过程不熟悉；  
  解决方式：查看视频资料及PPT、网络教程。  
  ②ModelSim进行仿真测试时，利用Force修改信号数值无效。  
  解决方式：需要先行修改信号类型，之后即可正常修改运行（如图所示）。

7.3 实验不足：实验的仿真测试数据可进一步增加，测试结果可尝试进行随机在定义域选取进行展示或者进行累加式逐个展示（本次实验中不建议如此，数据量过大），这样可以增加可信度和实验真实性，同时能够测试是否在一定程度下程序会出现不可预知的bug。

[20190804181718324.png]: /images/20211109/30761262a1354b45be73b259ddb19f47.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70]: /images/20211109/906c3b98b91c4cc1be7c46959d635f4b.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 1]: /images/20211109/f63adcc246394fe0a5cfdd82ed4d4a57.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 2]: /images/20211109/5b5e6bdbe5a74d609d9552291a90c529.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 3]: /images/20211109/7a5f4192a6f845ff9767db86438125fb.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 4]: /images/20211109/13755850b93544be9d4c9541e8eee13f.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 5]: /images/20211109/3cf7035bb5d54556acb4af89006cfa07.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 6]: /images/20211109/8247e42c9eea4e748398b785b40e7de7.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 7]: /images/20211109/45d3edc1fb3d4061be59ae95d2cbff45.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 8]: /images/20211109/74c5981be2a14b4684f07d5c2d556832.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 9]: /images/20211109/65a8ee862c9143389c7a7371f6950df2.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 10]: /images/20211109/8b9ed300ebbd4c72989eb91d4420f9b3.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 11]: /images/20211109/dd4d8f54031c426d9600c663e63a2e76.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzM5NTY0NTU1_size_16_color_FFFFFF_t_70 12]: /images/20211109/e43d3328ff4f4dbab7790bdb2814882d.png