静态时序分析（STA,Static Timing Analysis）基础与应用2

水深无声 2021-10-26 21:32 240阅读 0赞

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 除了Clock之外，对于电路其他输出输入端点及其周边的环境（Boundary Condition）也要加以描述。在说明Boundary Condition之前，我们得对路径（Path）有更进一步的了解。上文曾提及STA会将电路中所有的Path找出来加以分析，但Path的定义是什么 呢？ 
 Path根据起点及终点可以分为4种： 
 <ol> 
 <li>由Flip-Flop Clock输入到Flip-Flop资料输入（图十七左上）。 </li> 
 <li>由主要输入（Primary Input，简称PI）到Flip-Flop资料输入（图十七右上）。 </li> 
 <li>由Flip-Flop Clock输入到主要输出（Primary Output，简称PO）（图十七左下）。 </li> 
 <li>由主要输入到主要输出（图十七右下）。 </li> 
 </ol> 
 当Clock规格确定了之后，第1种Path的时序限制（Timing Constraint）就自动的给定了。为了给定其他3种Path的时序限制，我们必须定义Boundary Condition。 
 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140213.gif" rel="nofollow"><img width="528" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140213.gif" height="171" alt="1_23140213.gif"></a> 一般来说，我们会定义下列的Boundary Condition： 
 <ol> 
 <li>Driving Cell：定义输入端点的推动能力（图十八）。 </li> 
 <li>Input Transition Time：定义输入端点的转换时间（图十八）。 </li> 
 <li>Output Capacitance Load：定义输出负载（图十八）。 </li> 
 <li>Input Delay：输入端点相对于某个Clock领域的延迟时间。（图十九，Delayclk-Q + a） </li> 
 <li>Output Delay：自输出端点往外看相对于某个Clock领域的延迟时间。（图十九，c） </li> 
 </ol> 
 在这些Boundary Condition定义之后，上述4种Path事实上都可看成是第1种Path（Flip-Flop到Flip-Flop）。也就是说，加上 Boundary Condition后，只要Clock给定，所有Path的Timing Constraint就会自动给定。。 
 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140228.JPG" rel="nofollow"><img width="483" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140228.JPG" height="112" alt="1_23140228.JPG"></a> 图十八 
 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140240.JPG" rel="nofollow"><img width="414" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140240.JPG" height="116" alt="1_23140240.JPG"></a> 图十九 
 由于每个Path都有Timing Constraint，所以时序分析都能够进行。但在某些情况下，有些Path的分析可能没有意义，因此你会想忽略这些Path的分析。或是有些Path 分析的方式不一样，你会想指定这些Path的分析方式。此时就要设定一些Timing Exception，如False Path和Multi-cycle Path等等来处理非一般性的时序分析。 
 STA流程及分析方式 
 STA的流程如图二十所示，而其分析验证的项目就是我们前文提及之时序检查相关的Timing Arc，如Setup Time、Hold Time等等。以下我们针对Setup Time举1实际范例来说明STA的分析方式。 
 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140303.JPG" rel="nofollow"><img width="549" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140303.JPG" height="312" alt="1_23140303.JPG"></a> 图二十 
 &nbsp;&nbsp;&nbsp;&nbsp; Setup Time 
 设计电路如图二十一所示，时序模型（Timing Model）及时序限制（Timing Constraint）如下： 
 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140320.gif" rel="nofollow"><img width="478" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140320.gif" height="186" alt="1_23140320.gif"></a> 图二十一 
 <ul> 
 <li>所有逻辑闸在输出讯号上升时最长的延迟时间为3ns，最短为2ns。 </li> 
 <li>所有逻辑闸在输出讯号上升时最长的延迟时间为2ns，最短为1ns。 </li> 
 <li>所有连线（Net）最长的延迟时间为2ns，最短为1ns。 </li> 
 <li>所有Flip-Flop Clock到Q的延迟时间为3ns。 </li> 
 <li>所有Flip-Flop的Setup Time为1ns（Ts）。 </li> 
 <li>所有Flip-Flop的Hold Time为1ns（Th）。 </li> 
 <li>Clock周期为14ns（Dclkp）。 </li> 
 <li>Clock source latency为2ns（Dclks）。 </li> 
 <li>Clock network latency为3ns（Dclkn）。 </li> 
 <li>Clock uncertainty为1ns（Dclku）。 </li> 
 <li>B及C的input delay皆为1ns（Da、Db、Dc）。 </li> 
 <li>Y的output delay为3ns（DY）。 </li> 
 </ul> 
 接下来，我们以Step-By-Step的方式说明时序分析的方式。 
 1.&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 首先找出所有Timing Path，我们只列出具代表性的3条Timing Path来加以说明。 
 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140455.JPG" rel="nofollow"><img width="444" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140455.JPG" height="236" alt="1_23140455.JPG"></a> 图二十二 
 2.&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 假设输入A讯号由0变1，计算第1条Path终点讯号到达的时间（Arrival Time简称AT）。 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23141425.gif" rel="nofollow"><img width="225" src="http://www.dzkf.cn/upimg/allimg/0703/1_23141425.gif" height="24" alt="1_23141425.gif"></a> <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140515.JPG" rel="nofollow"><img width="418" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140515.JPG" height="220" alt="1_23140515.JPG"></a> 
 3.&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 假设输入A讯号由1变0，计算第1条Path终点AT。 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140549.gif" rel="nofollow"><img width="228" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140549.gif" height="24" alt="1_23140549.gif"></a> 
 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140536.JPG" rel="nofollow"><img width="420" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140536.JPG" height="220" alt="1_23140536.JPG"></a> 图二十四 
 4.&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 计算第1条Path终点的需求时间（Required Time，简称RT）。 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140607.gif" rel="nofollow"><img width="405" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140607.gif" height="25" alt="1_23140607.gif"></a> <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140621.JPG" rel="nofollow"><img width="470" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140621.JPG" height="208" alt="1_23140621.JPG"></a> 
 图二十五 
 5.&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 假设输入A讯号由0变1，计算第1条Path终点的Slack。Slack等于RT和AT的差值，对于Setup Time验证来说等于RT - AT，对于Hold Time验证来说等于AT - RT。在此Setup Time范例中，Slack为正，表示讯号实际到达Path终点时间比必须到达的时间还早，因此Timing是满足的。 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140654.gif" rel="nofollow"><img width="219" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140654.gif" height="19" alt="1_23140654.gif"></a> 
 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140641.JPG" rel="nofollow"><img width="400" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140641.JPG" height="147" alt="1_23140641.JPG"></a> 图二十六 
 6.&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 假设输入A讯号由1变0，计算第1条Path终点的Slack。Slack为正，因此Timing是满足的。 
 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140708.gif" rel="nofollow"><img width="216" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140708.gif" height="19" alt="1_23140708.gif"></a> 
 综合5和6，第1条Path的Timing是符合规格的，其Slack为4ns（取较差状况）。 
 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140722.JPG" rel="nofollow"><img width="400" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140722.JPG" height="159" alt="1_23140722.JPG"></a> 图二十七 
 7.&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 假设前级Flip-Flop的讯号由0变1，计算第2条Path终点的AT。 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140755.gif" rel="nofollow"><img width="305" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140755.gif" height="24" alt="1_23140755.gif"></a> 
 <a href="http://www.dzkf.cn/upimg/allimg/0703/1_23140813.JPG" rel="nofollow"><img width="454" src="http://www.dzkf.cn/upimg/allimg/0703/1_23140813.JPG" height="247" alt="1_23140813.JPG"></a> 图二十八 
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