异步时序逻辑电路设计方法(统一使用上升沿触发的触发器)

傷城~ 2023-06-10 14:26 71阅读 0赞

在异步时序逻辑电路设计部分停留了好些时候, 思维一度陷入混乱, 但最终还是坚持了下来, 并找到了一种设计异步时序逻辑电路的方法. 这里肯定会有很多朋友问道, 既然已经掌握了同步时序逻辑电路的设计方法, 且同步时序逻辑电路比异步时序逻辑电路少了一段级联变化的时间, 那么为什么不用同步时序逻辑电路来设计呢? 由于我报考的院校在初试中考察异步时序逻辑电路的设计知识, 所以我只能花大段时间彻底弄懂异步时序逻辑电路的设计了. 好了闲话不多说, 下面我将为大家详细讲解异步十进制加法计数器的设计方法.

第一步, 和同步时序逻辑电路的设计套路一样, 列十进制加法计数器的状态表:

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第二步, 将状态表转换为时序图, 并从中找Q3、Q2、Q1和Q0的变化规律:

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从时序图中可以看出, 只要系统时钟迎来上升沿时刻, Q0的状态就发生变化; Q1变化在Q0的下降沿处, Q2变化在Q0的下降沿处, Q3也变化在Q0的下降沿处——确定时钟关系 CP0=CP, CP1=CP2=CP3=Q0n'.

第三步, 根据得到的时钟方程, 修改状态表:

当系统上升沿到来时, CP0既有效, 所以CP0=1; 由 CP1=CP2=CP3=Q0n', 当Q0由1->0(下降沿)时, CP1、CP2和CP3才有效. 对于无效时钟的次态, 用×来代替之前的数值.

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第四步, 根据修改后的状态表, 绘制状态激励表:

根据D触发器的特性方程Q^(n+1)=D, 将修改后的状态表变换为下面的状态激励表(只需将Q3^(n+1)、Q2^(n+1)、Q1^(n+1)和Q0^(n+1)改为D3、D2、D1和D0即可).

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第五步, 根据绘制的状态激励表, 求输出方程和状态激励方程:

用卡诺图化简的方式, 求得 D0=Q0n', D1=Q3n'·Q1n', D2=Q2n异或Q1n, D3=Q2n·Q1n, Y=Q3n·Q1n.

第六步, 求次态方程:

Q3^(n+1)=D3=Q2n·Q1n, Q0下降沿时刻有效;

Q2^(n+1)=D2=Q2n异或Q1n, Q0下降沿时刻有效;

Q1^(n+1)=D1=Q3n'·Q1n', Q0下降沿时刻有效;

Q0^(n+1)=D0=Q0n', 系统时钟CP上升沿时刻有效.

第七步, 根据次态方程, 求无效状态的次态:

将无效状态1010、1011、1100、1101、1110和1111代入求出的次态方程中, 得:

![20191028114438379.png][]

第八步, 检查电路的自启动功能:

根据求出的无效状态的次态, 可以得到 1010->1011->0100, 1100->1101->0100, 1111->1000, ∴电路具备自启动功能.

第九步, 绘制电路的逻辑图:

和同步时序逻辑电路一样, 将四个触发器水平依次排开: 低位在左, 高位在右. 根据D3、D2、D1和D0的表达式来接线(D3对应\#3触发器, D2对应2\#触发器, D1对应1\#触发器, D0对应0\#触发器). 和同步时序逻辑电路不同的是, 要根据每个触发器的时钟方程来接时钟信号线: CP0=CP->0\#触发器的CLK引脚接到系统信号线; CP1=Q0n'->1\#触发器的CLK引脚接到0\#触发器的Q'端; CP2=Q0n'->2\#触发器的CLK引脚接到0\#触发器的Q'端; CP3=Q0n'->3\#触发器的CLK引脚接到0\#触发器的Q'端.

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肯定有朋友会提问道, 看时序图确定每个触发器的时钟方程, 多个人眼中的规律可能是不同的, 那么有标准答案吗: 对于这个问题, 我用异步十进制加法计数器(也就是该电路)做了实验. 在这份设计中, 我做出"Q0变化在系统时钟CP的上升沿时刻, Q1变化在Q0的下降沿时刻, Q2变化在Q0的下降沿时刻, Q3变化在Q0的下降沿时刻"的判断: 在课本中, 作者做出的是"Q0变化在系统时钟CP的上升沿时刻, Q1变化在Q0的下降沿时刻, Q2变化在Q1的下降沿时刻, Q3变化在Q0的下降沿时刻"的判断, 相应得到的时钟方程为 CP0=CP. CP1=CP3=Q0n', CP2=Q1n', 显然CP2和这份设计中的结论不同. 我用multisim7验证了这两种判断, 发现它们都是正确的. 所以, 我们可以说, 对同一异步时序逻辑电路的设计, 时钟方程无标准答案.

也会有朋友问到, 为什么我用的是JK触发器而给出的激励方程用的是D, 这是因为我将JK触发器改造成了D触发器(J=D, K'=D). 具体的分析步骤为 Q^(n+1)=D=D(Qn+Qn')=D·Qn+D·Qn'=J·Qn'+K'·Qn, 所以J=D, K'=D, 即J=K'=D. mutisim7中提供74107N和74109N, 二者都为JK触发器, 区别大致有两点: ①74107N为下降沿触发的触发器, 74109N为上升沿触发的触发器, ②74107N的两个激励信号为J和K, 74109N的两个激励信号为J和K'(可能是因为multisim7中未提供上升沿触发的D触发器, 只提供了下降沿触发的7474N, 而74109N的存在正是为了弥补这一缺憾).

最后, 要注意到这里统一使用上升沿触发的JK触发器, 课本上也是这样设计的, 该设计方法也只适用于上升沿触发的触发器(在后续的博客中, 我会讲解如何将统一使用上升沿触发的触发器的异步时序逻辑电路改造成统一使用下降沿触发的触发器的异步时序逻辑电路).

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