FPGA入门Verilog语言基础

深碍√TFBOYSˉ_ 2022-12-22 14:29 214阅读 0赞

verilog是硬件描述语言，是学习FPGA的语言，目的是在硬件实现功能，不是在代码中实现，这个语言只是为了描述，让其变成实际电路，进行仿真。  
一、信号类型

信号位宽：用0和1来表示
    wire[4:0]表示5根线，位宽为5

二、程序语句  
数字表示方式：<位宽>’<基数><数值>  
例如：4’b10  
1、assign语句

assign <net_expression> = [drive_strength] [delay] <expression of different signals or constant value>

// This module takes four inputs and performs a boolean
    // operation and assigns output to o. The combinational
    // logic is realized using assign statement.
     
    module combo (  input   a, b, c, d,
                    output  o);
    assign o = ~((a & b) | c ^ d);
    endmodule

2、always语句  
展示了一个简单组合逻辑的 always 块，它应该被综合成一个一位的比较器

// 组合逻辑 
    always @ (*)
    begin
        if(a>b)
            q = 1;
        else    
            q = 0;
    end

还有一个组合逻辑，与 上面 不同的是，民用敏感信号列表

// 组合逻辑，缺少敏感信号
    always @ (a)
    begin
        if(a>b)
            q = 1;
        else    
            q = 0;
    end

1.  时序逻辑

reg [1:0] q;
    always @ (posedge clk)
    begin
        q <= q + 1'b1;
    end

1.  时序逻辑，带异步复位

reg [1:0] q;
    always @ (posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            q <= 2'b00;
        else
            q <= q + 1'b1;
    end

1.  时序逻辑，带同步置位

reg [1:0] q;
    always @ (posedge clk or posedge set)
    begin
    	if(set)
    		q <= 2'b11;
    	else    
    		q <= q + 1'b1;
    end

> 综合成一个带有同步置位的 D 触发器

// 时序逻辑，带同步置位和异步复位
    reg [1:0] q;
    always @ (posedge clk or posedge set or negedge rst_n)
    begin
    	if(!rst_n)
    		q <= 2'b00;
    	else if(set)
    		q <= 2'b11;
    	else    
    		q <= q + 1'b1;
    end

3、Verilog提供了两种注释的方式，分别为：

*  单行注释

//This is a single line comment这是一个单行注释

或者：

/// This is a single line comment,too!这也是一个单行注释

*  多行注释

/* this is a
    multiple line 
    comments!
    */ 这是一个多行注释