CSAPP:第4章处理器体系结构

- 日理万妓 2022-10-24 13:30 333阅读 0赞

### CSAPP:第4章 处理器体系结构 ###

### 文章目录 ###

*   *   *  CSAPP:第4章 处理器体系结构
         *   *  Y86-84指令集体系结构
             *   *  4.1.1 程序员可见状态
                 *  4.1.2 Y86-64指令
                 *  4.1.3 指令编码
                 *  4.1.4 Y86-64 异常
                 *  Y86-64 程序
                 *  4.1.6 一些Y86-64指令的详情
             *  4.2 逻辑设计和硬件控制语言HCL
             *   *  4.2.1 逻辑门
                 *  4.2.2 组合电路和HCL布尔表达式
                 *  4.2.3 字级的组合电路和HCL证书表达式
                 *  4.2.4 集合关系
                 *  4.2.5 存储器和时钟
             *  4.3 Y86-64的顺序实现（SEQ）
             *   *  4.3.1 将处理组织成阶段
                 *  4.3.2 SEQ硬件结构
                 *  4.3.3 SEQ的时序
                 *  4.3.4 SEQ阶段的实现
                 *   *  1、取指
                     *  2、译码与写回
                     *  3、执行
                     *  4、访存
                     *  5、更新PC
                     *  小结
             *  4.4 流水线的通用原理
             *   *  4.4.1 计算流水线
                 *  4.4.2流水线操作的详细说明
                 *  4.4.3 流水线的局限性
                 *  4.4.4 带反馈的流水线系统
             *  4.5 Y86-64的流水线实现
             *   *  4.5.1 SEQ+：重新安排计算阶段
                 *  4.5.2 插入流水线寄存器
                 *  4.5.3 对信号进行重新排列和标号
                 *  4.5.4 预测下一个PC
                 *  4.5.5 流水线冒险
                 *  4.5.6 异常处理
                 *  4.5.7 PIPE各阶段的实现
                 *   *  1、PC选择与取指
                     *  2、译码与写回
                     *  3、执行
                     *  4、访存
                 *  4.5.8 流水线控制逻辑
                 *  4.5.9 性能分析
                 *  4.5.10 未完成的工作

#### Y86-84指令集体系结构 ####

*  暂时将这玩意定义为x86-64的简化版

##### 4.1.1 程序员可见状态 #####

*  定义了这个机器级程序能够访问和修改的部件
    
     *  包括 15个寄存器、条件码、PC、MEM
     *  Stat=程序状态码，指明程序是否运行正常
     *  ![image-20210127232159914][]

##### 4.1.2 Y86-64指令 #####

*  整数操作指令：addq,subq,andq,jg
 *  跳转指令：jmp,jle,jl,je,jne,jge,jg
 *  传送指令：cmovle,cmovl,cmove,cmovne
    
     *  这些指令只有当条件码满足的时候才会更新寄存器的值
 *  call,push,popq
 *  halt:停止指令（类似x86的hlt）
 *  ![image-20210127232803125][]

##### 4.1.3 指令编码 #####

*  解释下上小节的图4-2，左侧表示指令类型，右侧给出了编码格式：具体可参考
    
     *  ![image-20210127233148315][]
 *  以及寄存器ID于寄存器的对应关系
    
     *  ![image-20210127233229823][]
 *  指令集的一个重要的性质是：字节编码必须有唯一的解释
 *  RISC与CISC的特点比较（见书249）

##### 4.1.4 Y86-64 异常 #####

*  根据上面程序可见中的Stat程序状态码，定义如下状态
    
     *  ![image-20210127233956860][]
     *  当遇到异常的时候，处理器通常会调用一个异常处理程序（）

##### Y86-64 程序 #####

*  对比x86与Y86编译结果
    
     *  ![image-20210127234352408][]
     *  ![image-20210127234405656][]
     *  不同点如下：
        
         *  Y86不能在算数指令中使用立即数，故在编译时需要把常数存到寄存器中（第2、3行）。
         *  Y86的addq指令不支持 内存+寄存器的模式，故需要把内存中的数据取到寄存器中再相加。
         *  Y86的subq指令在计算的同时还设置了条件码（第11行），故省略了x86的testq指令（第9行），取而代之的是第五行的addq设置条件码。

##### 4.1.6 一些Y86-64指令的详情 #####

*  pushq
    
     *  它会把栈指针减8，并将一个寄存器的值写入内存中
     *  值得注意的是当执行push %rsp（push当前栈指针），结果是push了%rsp的旧值（这里涉及到先减8还是先写入内存）

#### 4.2 逻辑设计和硬件控制语言HCL ####

##### 4.2.1 逻辑门 #####

*  与、或、非门
    
     *  ![image-20210128000738228][]

##### 4.2.2 组合电路和HCL布尔表达式 #####

*  组合电路（combinational circuits）= 很多逻辑门组成的一个网——计算块（computation block）
 *  逻辑门：
    
     *  每个逻辑门的输入必须满足下列要求之一：
        
         *  一个系统的输入
         *  某个存储单元的输出
         *  某个逻辑门的输出
     *  多个逻辑门的输出不能连接在一起——否则会导致信号矛盾
     *  这个网必须是无环的
 *  例子：
    
     *  ![image-20210128150145294][]
     *  因此代表：bool ea = (a&&b)||(!a&&!b)
 *  HCL 表达式与C语言的逻辑表达式的区别
    
     *  HCL的输入如果变化了输出也会对应变化（因为他是逻辑门组成的），而C语言则是在程序执行过程中被遇到时才进行求值
     *  C语言表达式允许任意整数0=FALSE，其他=TRUE，而HCL只对0和1操作
     *  C语言表达式可能只被部分求值（当后面不构成影响时，这个特点很适合链表指针next判空以防止空指针的ERROR），而HCL则必须算完（有输入就得给输出）

##### 4.2.3 字级的组合电路和HCL证书表达式 #####

*  字相等的实现
    
     *  ![image-20210128163309079][]
 *  在 HCL 中，所有字级的信号都声明为 int, 不指定字的大小。这样做是为了简单。

##### 4.2.4 集合关系 #####

*  将一个信号和很多可能匹配的信号做比较，一次来检测正在处理的某个指令是否属于某一类指令代码
    
     *  用下面的例子做解释：
        
         *  ![image-20210129110457682][]
     *  code的输入为：00，01，10，11。分别对应0，1，2，3
     *  s的判断式子为：
        
         *  ![image-20210129110700377][]
     *  这样s0和s1会出现4中状态，则实现使用code输出ABCD

##### 4.2.5 存储器和时钟 #####

*  组合电路从本质上来讲不存储任何信息，但不方便实现按照某种顺序执行，于是就有了时序电路（sequential circuit）——他拥有状态，且按照状态进行计算，这就需要存储器的帮助（存数据、状态）
 *  存储器设备都是有同一个**时钟**控制的
    
     *  时钟是一个周期性信号，决定什么时候把新值加加载到设备中
     *  存储器有：
        
         *  时钟寄存器（寄存器）存储单个位或字。时钟信号控制寄存器加载输入值
         *  随机访问存储器（内存）
 *  硬件寄存器与程序寄存器
    
     *  硬件寄存器：寄存器直接将它的输入和输出线连接到电路的其他部分（即从硬件层面看寄存器的样子）
        
         *  ![image-20210129113103904][]
         *  如上图所示，一般情况下寄存器的状态稳定——值不变，当遇到时钟上升沿时，会将输入传到输出，即上图中右侧状态
     *  程序寄存器：寄存器代表CPU中可寻址的字

#### 4.3 Y86-64的顺序实现（SEQ） ####

##### 4.3.1 将处理组织成阶段 #####

*  处理器各阶段：
    
     *  取指（fetch）
     *  译码（decode）
     *  执行（execute）
     *  访存（memory）
     *  写回（write back）
     *  更新PC（PC update）
 *  以上，处理器将无限循环，发生任何一次处理器就会停止，进入异常处理模式
 *  下面讨论指令在个阶段的需要做的操作
    
     *  ![image-20210129122420806][]
     *  从上图可以发现（可能只是我个人的问题），Y86中的PC更新时在最后更新的（先暂存在valP中），而不是通常意义上的PC+1->PC
     *  还有一点就是对于irmovq指令取指阶段时PC+10->valP,这跟指令长度有关
     *  根据通用格式，可以得到具体的跟踪执行的过程，下面以4-13题为例子（其他指令可类似模拟，就不再举例）：
        
         *  具体指令为：
            
             *  ![image-20210129150720482][]
         *  所得结果为（等号右侧时具体数字）：
            
             *  ![image-20210129150830780][]
 *  下面给出rmmovq和mrmovq的通用模版
    
     *  ![image-20210129151215836][]
 *  下面给出pushq和popq的通用模版
    
     *  ![image-20210129151135250][]
 *  下面给出jmp、call、ret的通用模版
    
     *  ![image-20210129151314202][]

##### 4.3.2 SEQ硬件结构 #####

*  根据上文讲述的处理器各阶段，可以得到如下抽象视图，此处不过多解释，4-23展示得更加清楚
    
     *  ![image-20210129155322435][]
     *  ![image-20210129161741999][]
     *  根据书中说明：
        
         *  白色方框（PC）表示时钟寄存器——唯一一个时钟寄存器
         *  浅蓝色方框表示硬件单元，这里只关心功能，而不关心内部实现（黑盒），即我们知道ALU有运算功能即可，至于如何实现则暂时不必关心。
         *  **控制逻辑块**用黑色圆角矩形表示——信号源选择｜计算布尔数
            
             *  用于实现控制逻辑，它能在不同硬件单元之间传送数据，以及操作这些单元，使得每个不同的指令执行指定的运算。
         *  白色圆圈表示线路名称（非硬件），
         *  粗线表示64根线（字长），细线表示4、8根（字节）

##### 4.3.3 SEQ的时序 #####

*  原则：从不回读——处理器从来不需要为了完成一条指令的执行而去读由该指令更新了的状态
    
     *  （目前的理解）上文提过pushq %rsp是先push旧地址然后%rsp-8，这就满足了上述要求，即更新放到一次上升沿来做，如果反过来先-8再push就需要读更新完之后的状态。下面的图中周期3、4间隔可以很好说明这点
        
         *  ![image-20210129175947087][]
         *  ![image-20210129181123090][]

##### 4.3.4 SEQ阶段的实现 #####

*  控制逻辑块的HCL描述

###### 1、取指 ######

*  ![image-20210129200711652][]
 *  如上图所示
    
     *  取指时，以PC地址为第一字节，从内存中读取10个字节，第一个叫Split——指令字节
        
         *  而Split又分为两个四位数：icode（指令代码）、ifun
         *  其中icode：
            
             *  当地址不合法的时候immem\_error会发信号给icode，使其对其nop指令
             *  当地址合法的时候,可以计算如下三个信号：
                
                 *  instr\_valid:用于发现不合法指令
                 *  need\_regids：是否需要寄存器
                 *  need\_valC：是否需要常数
                 *  显然need\_regids、need\_valC是一个布尔值，其HCL表达式可以表示为
                    
                     *  `bool need_regids = icode in {IRRMOVQ.....等所有需要寄存器的指令};`
                     *  `bool need_valC = icode in {IIRMOVQ......等所有需要常数的指令}`

###### 2、译码与写回 ######

*  ![image-20210129202625900][] \- 寄存器文件支持两个端口（A、B）的同时读和写 - 其中图中src为两个读端口、dst为两个写端口 - 0xF（RNONE）= 不需要访问寄存器 - 从输入端看，是根据icode+rA、rB判定指令类型（有时候会用到Cnd） - 据此可以写出srcA的HCL表达式（srcB类似） - ![image-20210129225347711][]

###### 3、执行 ######

*  ![image-20210129225429794][]
 *  关于执行阶段就比较清楚了，ALU有俩输入分别为A、B，而ALU fun决定使用那种逻辑运算（AND、SUB、ADD等），有icode+ifun共同决定，而ALU计算结果为valE，同时设置条件码CC，cond由CC+ifun共同决定，输出Cnd。
 *  其HCL表达式为：
    
     *  ![image-20210129230022432][]

###### 4、访存 ######

*  ![image-20210129225932842][]
 *  访存分为读与写，一般来说（我的理解），数据总线是双向的（一条），这里分成两条单向，即数据入口，数据出口，于是大致过程如下
    
     *  根据icode决定Mem addr（必须，来源valE）与Mem data（写入必须，来源valP），然后发出Mem read、write命令调用内存读写，输出valM，错误则通过dmem\_error报错,并设置Stat，另外根据Stat这边的线路可知，还需要检查instr、imem的合法性（调用之前）
 *  其HCL表达式为：
    
     *  ![image-20210129230742847][]

###### 5、更新PC ######

*  ![image-20210129230825841][]
 *  多个值共同决定新PC
 *  HCL表达式：
    
     *  ![image-20210129230856487][]
     *  ![image-20210129230911357][]

###### 小结 ######

*  缺点：慢（暗示流水线的出场）

#### 4.4 流水线的通用原理 ####

*  关于流水线（好像是源自福特公司）一般是比较熟悉的故不再介绍。

##### 4.4.1 计算流水线 #####

*  ![image-20210129231303213][]
 *  ![image-20210129231317269][]
 *  这里需要说明的是，与我们（至少我是这样）之前学到的简化版流水线不同的是，指令流水线是由**逻辑组合+寄存器**组成每一段的，用一实现输入输出，同时缓和不同硬件之间速度差异导致的影响，如下：
    
     *  ![image-20210129231818759][]

##### 4.4.2流水线操作的详细说明 #####

*  看图吧：
    
     *  ![image-20210129231948551][]

##### 4.4.3 流水线的局限性 #####

*  不一致的划分
    
     *  比较好理解，就是每个段用时不一样，一般的办法是统一采用用时最长的硬件的耗时作为时钟周期
     *  ![image-20210129232316487][]
 *  流水线过深，收益反而下降（因为寄存器的存在，这部分是纯粹的消耗）
    
     *  ![image-20210129232507218][]

##### 4.4.4 带反馈的流水线系统 #####

*  上小结的流水线是最基本的流水线，并没有考虑数据相关与控制相关（计组里的词儿）
    
     *  所谓数据相关，即上条指令下条要用
     *  所谓控制相关，即条件跳转
 *  故引入反馈机制，如下：
    
     *  ![image-20210129233030614][]
     *  则可能跳过某些段直接执行，比如相邻两条都要用的数据可以由前一条计算好直接作为下一条的输入（不用写回，或者同时写回与执行）

#### 4.5 Y86-64的流水线实现 ####

##### 4.5.1 SEQ+：重新安排计算阶段 #####

*  SEQ+ 将更新PC放在放在一个时钟周期开始时进行（原来是在结束的地方）
    
     *  这种改进称为 **电路重定时（circuit retiming）**
     *  ![image-20210130134711633][]
     *  SEQ+ 没有硬件寄存器来存放PC的值，而是从前一条指令保存下来的一些状态信息动态计算PC的值

##### 4.5.2 插入流水线寄存器 #####

*  在这里先给出SEQ+硬件结构：
    
     *  ![image-20210130135346676][]
     *  除了PC移到开始部分，其他基本与SEQ相同
 *  接着给出PIPE-的硬件结构（SEQ+的流水线版）
    
     *  ![image-20210130135513273][]
     *  说明下多出来的部分（FDEMW）：
        
         *  F：保存PC的预测值predPC
         *  D：位于取指和译码之间，保存最新取出指令的信息
         *  E：位于译码与执行之间，保存最新译码指令和从寄存器文件独处的值的信息
         *  M：位于执行和访存之间，保存最新执行指令的结果，以及用于处理条件转移的分支条件和分支目标的信息
         *  W：位于访存和反馈路径之间，反馈路径将计算出来的值供给句存起文件写，当完成ret指令时，还需要像PC选择逻辑提过那个返回地址

##### 4.5.3 对信号进行重新排列和标号 #####

*  在SEQ中同一时间只运行一条指令，因此各信号值有唯一的值，但在SEQ+中由于流水线的存在，与各指令相关联的值有多个版本，如：stat有4个，因此需要进行重新标号，加上流水线寄存器的名字作为前缀，如：E\_stat,D\_stat,M\_stat,W\_stat.
    
     *  M\_stat与m\_stat的区别：大写的DEMW指的是流水线寄存器，小写的fdemw指的是流水线阶段

##### 4.5.4 预测下一个PC #####

*  流水线的最大效率的时候是：一条指令取出来之后马上取下一条（取指阶段），这就需要我们马上知道下一条PC的地址
    
     *  除了条件转移、ret指令之外我们一般可以直接确定下一条的PC地址（要么顺序，要么像call、jmp会指明地址）
     *  猜测分支方向并根据猜测取指的技术称为：分支预测
     *  还有一个问题，如果猜错了该怎么办（书上见4.5.8）

##### 4.5.5 流水线冒险 #####

*  我想我在这里可能搞混了相关和冒险的关系（之前学计组的时候）
    
     *  **相关**：即相邻指令存在的关系
        
         *  数据相关：下一条指令会用到这一条的计算结果
         *  控制相关：一条指令要确定下一条指令的位置：跳转、ret等
     *  **冒险**：由这些相关导致流水线产生计算错误称为冒险
        
         *  数据冒险
         *  控制冒险
 *  避免方法：
    
     *  暂停（stalling）与气泡（bubble）：即插入nop（它不会改变寄存器、内存、条件码或程序状态）来阻塞指令的执行，往流水线中插入**bubble**能使得流水线继续运行，
     *  转发（data forwarding）：或者叫数据旁路（bypassing）
        
         *  设置相关专用通路，即不等前一条指令把计算结果写回寄存器组，下一条指令不再读寄存器组，而是直接把前一条指令的计算结果(可能是ALU的计算结果，或者访存得到的结果)作为自己的输入数据开始计算过程，使本来需要暂停的操作变得可以继续执行。
         *  由此我们可以知道，转发需要在基本的硬件结构中增加一些额外的数据连接和控制逻辑。
         *  因此我们在图4-41（4.5.2小节中）中的结构需要加上转发硬件，即下图橘色方框部分，可接收上条（几条）流水线指令输出的结果用于计算，可根据线路追溯得转发点：ALU计算结果、M的valE、数据内存的数据出口、W的valE和valM
            
             *  ![image-20210130164024584][]
     *  加载、使用数据冒险
        
         *  这类数据冒险不能单纯用数据转发解决，如下例子：
            
             *  ![image-20210130164847096][]
             *  方框中0x028和0x032两条指令，前者加载对于后面的来说太慢了（到%rax），于是我们需要将暂停和转发结合起来
     *  避免控制冒险
        
         *  基本思想就是所有可能都执行，等判断出来，取消（指令排除instruction squashing）预测错误的指令

##### 4.5.6 异常处理 #####

*  异常指令=导致异常的指令
 *  异常的种类
    
     *  l )halt 指令
     *  2)有非法指 令和功能码组合的指令
     *  3)取指或数据读写试图访问一个非法地址
 *  三个问题
    
     *  多条指令同时异常
        
         *  由流水线中最深的指令引起的异常，优先级最高。
     *  分支预测错误的指令异常
        
         *  译码阶段会因此发现一个非法指令异常。流水线会发现不应该选择分支，因此就不会取出该分支的指令。
     *  一条指令导致了一个异常，它后面的指令在异常指令完 成之前改变了部分状态。
        
         *  如果一条指令在其处理 中于某个阶段产生了一个异常，这个状态字段就被设置成指示异常的种类。异常状态和该 指令的其他信息一起沿着流水线传播，直到它到达写回阶段。在此，流水线控制逻辑发现 出现了异常，并停止执行。

##### 4.5.7 PIPE各阶段的实现 #####

###### 1、PC选择与取指 ######

*  ![image-20210130174054795][] \- PC选择逻辑（Select PC）从三个数据源中选择一个（predPC、M\_valA、W\_valM） - 预测错误的分支进入访存阶段：选M\_valA - ret进入写回阶段时：选W\_valM - 其他选predPC - HCL表达式：![image-20210130174511247][]

###### 2、译码与写回 ######

*  ![image-20210130203348129][]
 *  观察图我们会发现右侧有密密麻麻的线练到Sel+Fwd A、Fwb B，这部分主要与转发有关（数据旁路）
    
     *  其中Sel+Fwd A扮演两个角色
        
         *  它为后面的阶段将 valP信号合并到 valA信号（只有call和跳转在后面阶段需要valP，但这些指令不需要读取valA（寄存器文件A端）），这样可以减少流水线寄存器中状态的数量。
         *  它还实现了源操作数 valA的转发逻辑。
 *  下面将给出上图中的转发源
    
     *  ![image-20210130204355965][]
     *  再加上寄存器文件本身可以作为一个输入源，因此可以得到如下HCL描述：
        
         *  ![image-20210130204539093][]
         *  请注意HCL描述中的优先级（顺序），这是比较重要的一点，必须是这个顺序，否则在某些流水线中可能会有计算错误。

###### 3、执行 ######

*  ![image-20210130205019809][]
 *  与SEQ中基本相同

###### 4、访存 ######

*  ![image-20210130212511023][]
 *  PIPE 中没有 SEQ 中标号为 “Data” 的块。这个块是用 来在数据源 valP(对 call 指令来说）和 valA 中进行选择的，但是这个选择现在由译码阶 段中标号为 “Sel+FwdA” 的块来执行。

##### 4.5.8 流水线控制逻辑 #####

*  **必须处理的四种情况**
    
     *  加载、使用冒险
        
         *  往下一个周期的执行阶段插入一个bubble，此后由转发逻辑解决这个数据冒险
     *  处理ret
        
         *  如下所示：
         *  ![image-20210130213839185][]
         *  取指阶段会暂停三个时钟周期，导致取出 rrnovq指令，但是在译码阶段就被替换成了气泡，气泡会经过剩下的流水线阶段。最后，在周期 7 取出 irmovq指令。可以看到，我们的实现达到了期望的效果， 只不过连续 3个周期取出了不正确的指令。
     *  预测错误的分支
        
         *  当跳转指令到达执行阶段时就可以检测到预测错误。然后在下一个时钟 周期，控制逻辑就会在译码和执行段插人气泡，取消两条不正确的已取指令。在同一个时钟周期，流水线将正确的指令读取到取指阶段。
     *  异常
        
         *  1.  异常在程序执行的两个不同阶段（取指和访存）被发现的。
         *  1.  程序状态在三个不同阶段（执行、访存和写回）被更新。
 *  **发现特殊控制条件**
    
     *  ![image-20210130214425494][]
 *  **流水线控制机制**
    
     *  下面这张图解释了正常、暂停、气泡三种状态下寄存器的状态
        
         *  ![image-20210130214735532][]
     *  下图给出了三种情况下流水线寄存器的状态变化情况
        
         *  ![image-20210130215012104][]
 *  **控制条件的组合**——出现多种特殊情况的处理
    
     *  加载/使用冒险要求执行阶段中的指令将一个值从内存读到寄存器中，同时译码阶段中的指令要以该寄存器作为源操作数。
     *  预测错误的分支要求执行阶段中的指令是一个跳转指令。
     *  对 ret 来说有三种可能的情况—指令可以处在译码、执行或访存阶段。当 ret 指令通过流水线时，前面的流水线阶段都是气泡。
     *  ![image-20210130215647845][]
     *  组合A：
        
         *  组合 A 中执行阶段中有一条不选择分支的跳转指令，而译码阶段中有一条 ret 指令。出现这种组合要求 ret 位于不选择分支的目标处。流水线控制逻辑应该发现分支预测错误，因此要取消 ret 指令。
         *  ![image-20210130215956656][]
         *  组合情况 A 的处理与预测错误的分支相似，只不过在取指阶段是暂停。
     *  组合B：
        
         *  组合 B 包括一个加载/使用冒险，其中加载指令设置寄存器％rsP，然后 ret 指令用这个寄存器作为源操作数，因为它必须从栈中弹出返回地址。流水线控制逻辑应该将 ret 指令阻塞在译码阶段。
         *  ![image-20210130220312443][]
         *  我们希望它只采取针对加载/使用冒险的动作。处理 ret 指令的动作应该推迟一个周期。
 *  **流水线控制逻辑**
    
     *  ![image-20210130221237889][]
     *  根据上图，下面给出HCL表达式
        
         *  F\_stall:![image-20210130221548244][]
         *  D\_stall:![image-20210130221752368][]![image-20210130221805894][]
         *  D\_bubble:![image-20210130221721733][]
         *  E\_bubble:![image-20210130221912111][]
         *  set\_cc:![image-20210130221817197][]
         *  M\_bubble:![image-20210130221928187][]![image-20210130221938124][]
         *  W\_stall:![image-20210130221938124][image-20210130221938124 1]

##### 4.5.9 性能分析 #####

*  CPI
    
     *  如果这个阶段一共处理了 C,条指令和 C6个气泡，那么处理器总共需要大约 C,+C6个时钟周期来执行 C,条指令。我们说 “大约” 是因为忽略了启动指令通过流水线的周期。于是，可以用如下方法来计算这个基准程序的 CPI:
     *  ![image-20210130222218460][] =====》 ![image-20210130222307354][]
     *  lp=load penalty 加载处罚 ，由加载造成的暂停的平均数
     *  mp（mispredicted branch penalty，预测错误分支处罚）是当由于预测错误取消指令时插入气泡的平均数，而
     *  rp（return penalty，返回处罚）是当由于 ret 指令造成暂停时插人气泡的平均数。

##### 4.5.10 未完成的工作 #####

*  多周期指令
 *  与存储系统的接口

[image-20210127232159914]: /images/20221024/a872c6eb80104dac8ea36bd46e8bdbf6.png
[image-20210127232803125]: /images/20221024/d1af5f5909074ce2a69d1c10120d22b0.png
[image-20210127233148315]: /images/20221024/6b75e3fc9b0e4a739f69177f6a325a65.png
[image-20210127233229823]: /images/20221024/301ce1c761e246e19d783e45044243fb.png
[image-20210127233956860]: /images/20221024/eacbbfcada5a432199a4569839971078.png
[image-20210127234352408]: /images/20221024/80565b42eacd4a25b8d02d9834e7b471.png
[image-20210127234405656]: /images/20221024/bde362cd57ac4f2d8031a9958c60fb8e.png
[image-20210128000738228]: /images/20221024/9318f30eebf1401eb146382945a0cfee.png
[image-20210128150145294]: /images/20221024/589594a5b08f486f94e66697647d5905.png
[image-20210128163309079]: /images/20221024/7fbf46ea9dbc42cfb5b0d1c31aa4ec85.png
[image-20210129110457682]: /images/20221024/2f356773c8934599a083edd101bfba5d.png
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[image-20210129113103904]: /images/20221024/4980153d44fe4b749e6f909734def793.png
[image-20210129122420806]: /images/20221024/4e2d2e9e7b244306b6d69bd4a1063d48.png
[image-20210129150720482]: /images/20221024/961f66759c8e4feebd1f9f290f3586ed.png
[image-20210129150830780]: /images/20221024/be6e5e2bf91645368ee239da4465a94e.png
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[image-20210129230825841]: /images/20221024/e7463b663d1b43a0b0905d39c5527d66.png
[image-20210129230856487]: /images/20221024/96518c5ee5454b08be3c9a78f53625e0.png
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