电子工程师踩过的这些坑，你踩过几个？

忘是亡心i 2022-10-08 02:41 223阅读 0赞

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编排 | strongerHuang

来源 | 嵌入式ARM

有很多时候，工程师们并不觉得自己在犯错误，反而以为自己找到了更好的解决方式而窃喜呢！

其实，面对林林总总的元器件和复杂的电路图，工程师们不时出现的小错误是难免的，而且说不定就从哪次错误中发现了“新大陆”，那你就成为科技革命的先驱了！

但是，对于资历尚浅的新手工程师来说，这些过来人的经验可能会对你大有裨益，这些前人趟过的“雷”你就不要再去踩了。下面，快来看看这29个错误你有没有犯过？

**误区一：成本节约**

**常见错误1：面板上的指示灯选什么颜色呢？我个人比较喜欢蓝色，就选它吧。**

**正解：**对于市面上的指示灯，红绿黄橙等颜色的，不管大小（5MM以下）、封装如何，都已成熟了几十年，所以价格便宜一般都在5毛钱以下。而蓝色指示灯技术成熟度和供货稳定度都较差，所以价格要贵出四五倍。

如果你设计的面板堆指示灯颜色没有特殊要求，就不要选蓝色了。

**常见错误2：这些拉低 / 拉高的电阻，用多大的阻值好像都没太大关系，就选个整数5K吧。**

**正解：**其实市场上不存在5K的阻值，最接近的是 4.99K（精度1%），其次是5.1K（精度5%），其成本价格分别比精度为20%的4.7K高4倍和2倍。

20%精度的电阻阻值只有1、1.5、2.2、 3.3、4.7、6.8几个种类（含10的整数倍）；相应的，20%精度的电容也一样只有以上几种容值。对于电阻和电容来说，如果选了这几种之外的其它的值，就必须使用更高的精度，成本就翻了几倍，如果对精度的要求并不大，这样做是成本上的浪费。

除此之外，电阻质量也非常重要，有时候一批劣质的电阻足以毁掉一个项目，建议大家在立创商城等正品自营商城购买。

**常见错误3：这点逻辑用74XX的门电路搭也行，但太土，还是用CPLD吧，显得高档多了。**

**正解：**74XX的门电路只几毛钱，而CPLD至少也得几十块（GAL/PAL虽然只几块钱，但不推荐使用），成本提高了很多倍不说，还给生产、文档等工作增添数倍的工作。在不影响性能的前提下，使用性价比更高的74XX显然更合适。

**常见错误4：这板子的PCB设计要求不高，就用细一点的线，自动布吧。**

**正解：**自动布线必然要占用更大的PCB面积，同时产生比手动布线多好多倍的过孔，在批量很大的产品中，PCB厂家在定价方面，线宽、过孔数量是重要的考量因素，它们分别影响到PCB的成品率和钻头的消耗数量。此外，PCB板的面积也是影响价格的一方面，所以自动布线势必会增加线路板的生产成本。

**常见错误5：我们的系统要求这么高，包括MEM、CPU、FPGA等所有的芯片都要选最快的。**

**正解：**在一个高速系统中并不是每一部分都工作在高速状态，而器件速度每提高一个等级，价格差不多要翻倍，另外还给信号完整性问题带来极大的负面影响。所以，在选择芯片时，要根据不同部分器件的使用程度来考量，而不是都用最快的。

**常见错误6：程序只要稳定就可以了，代码长一点、效率低一点不是关键。**

**正解：**CPU的速度和存储器的空间都是用钱买来的，如果写代码时多花几天时间提高一下程序效率，那么从降低CPU主频和减少存储器容量所节约的成本绝对是划算的。CPLD/FPGA设计也类似。

**误区二：可靠性设计**

**常见错误7：这块单板已小批量生产了，经过长时间测试没发现任何问题，不用再看芯片手册了。**

**正解：**硬件设计和芯片应用必须符合相关规范，尤其是芯片手册中提到的所有参数（耐压、I/O电平范围、电流、时序、温度PCB布线、电源质量等）必须严格遵循设定，不能光靠试验来验证。

很多公司有不少产品都有过惨痛的教训，产品卖了一两年，IC厂家换了个生产线，板子就不转了，原因就是人家的芯片参数发生了点变化，但并没有超出手册的范围。如果你以手册为准，那他怎么变化都不怕，如果参数变得超出手册范围了还可找他索赔（假如这时你的板子还能转，那你的可靠性就更牛了）。

**常见错误8：用户操作错误发生问题就不能怪我了。**

**正解：**要求用户严格按手册操作是没错的，但用户是人，就有犯错的时候，不能说碰错一个键就死机，插错一个插头就烧板子。所以对用户可能犯的各种错误必须提前预测到并加以保护。

**常见错误9：这板子坏的原因是对端的板子出问题了，也不是我的责任。**

**正解：**对于各种对外的硬件接口应有足够的兼容性，不能因为对方信号不正常，你就彻底罢工了。它不正常只应影响到与其有关的那部分功能，而其它功能应能正常工作，不应彻底罢工，甚至永久损坏，而且一旦接口恢复，你也应立即恢复正常。

**常见错误10：这部分电路只要要求软件这样设计就不会有问题。**

**正解：**硬件上很多器件特性直接受软件控制，但软件是经常出现bug的，程序跑飞了之后无法预料会有什么操作。设计者应确保不论软件做什么样的操作硬件都不应在短时间内发生永久性损坏。

**误区三：系统效率**

**常见错误11：这么多任务到底是用中断，还是用查询呢？还是中断快些吧！**

**正解：**中断的实时性强，但不一定快。如果中断任务特别多的话，这个没退出来，后面又接踵而至，一会儿系统就将崩溃了。如果任务数量多但很频繁的话，CPU的很大精力都用在进出中断的开销上，系统效率极为低下。如果改用查询方式反而可极大提高效率，但查询有时不能满足实时性要求。

所以最好的办法就是在中断中查询，即进一次中断就把积累的所有任务都处理完再退出。

**常见错误12：这主频100M的CPU只能处理70%，换200M主频的就没事了。**

**正解：**系统的处理能力牵涉到多种多样的因素，在通信业务中其瓶颈一般都在存储器上，CPU再快，外部访问快不起来也是徒劳。

**常见错误13：CPU用大一点的CACHE，就应该快了。**

**正解：**CACHE的增大，并不一定就导致系统性能的提高，在某些情况下关闭CACHE反而比使用CACHE还快。其原因是搬到CACHE中的数据必须得到多次重复使用才会提高系统效率。所以，在通信系统中一般只打开指令CACHE，数据CACHE即使打开也只局限在部分存储空间，如堆栈部分。；同时也要求程序设计要兼顾CACHE的容量及块大小，这涉及到关键代码循环体的长度及跳转范围，如果一个循环刚好比CACHE大那么一点点，又在反复循环的话，那就麻烦了。

**常见错误14：存储器接口的时序都是厂家默认的配置，不用修改的。**

**正解：**BSP对存储器接口设置的默认值都是按最保守的参数设置的，在实际应用中应结合总线工作频率和等待周期等参数进行合理调配。有时把频率降低反而可提高效率，如RAM的 存取周期是70ns，总线频率为40M时，设3个周期的存取时间，即75ns即可；若总线频率为50M时，必须设为4个周期，实际存取时间却放慢到了80ns。

**常见错误15：这个CPU带有DMA模块，用它来搬数据肯定快。**

**正解：**真正的DMA是由硬件抢占总线后同时启动两端设备，在一个周期内这边读、那边些，但很多嵌入CPU内的DMA只是模拟而已，启动每一次DMA之前要做很多准备工作（设起始地址和长度等），在传输时往往是先读到芯片内暂存，然后再写出去，即搬一次数据需两个时钟周期，比软件来搬要快一些（不需要取指令， 没有循环跳转等额外工作），但如果一次只搬几个字节，还要做一堆准备工作，一般还涉及函数调用，效率并不高。所以，这种DMA只对大数据块才适用，不要盲目使用。

**常见错误16：一个CPU处理不过来，就用两个分布处理，处理能力可提高一倍。**

**正解：**对于搬砖头来说，两个人应该比一个人的效率高一倍；对于作画来说，多一个人只能帮倒忙。使用几个CPU需对业务有较多的了解后才能确定，也就说要尽量减少两个CPU间协调的代价，使1+1尽可能接近2，千万别小于1。

**误区四：低功耗设计**

**常见错误17：这些总线信号都用电阻拉一下，感觉放心些。**

**正解：**信号需要上下拉的原因很多，但也不是个个都要拉。上下拉电阻拉一个单纯的输入信号，电流也就几十微安以下，但拉一个被驱动了的信号，其电流将达毫安级，现在的系统常常是地址数据各32位，可能还有244/245隔离后的总线及其它信号，都上拉的话，几瓦的功耗就耗在这些电阻上了（不要用8毛钱一度电的观念来对待这几瓦的功耗，原因往下看）。

**常见错误18：我们这系统是220V供电，就不用在乎功耗问题了。**

**正解：**低功耗设计并不仅仅是为了省电，更多的好处在于降低了电源模块及散热系统的成本、由于电流的减小也减少了电磁辐射和热噪声的干扰。随着设备温度的降低，器件寿命则相应延长（半导体器件的工作温度每提高10度，寿命则缩短一半）。功耗问题随时都要考虑到。

**常见错误19：这些小芯片的功耗都很低，不用考虑。**

**正解：**对于内部不太复杂的芯片功耗是很难确定的，它主要由引脚上的电流确定，一个ABT16244，没有负载的话耗电大概不到1毫安，但它的指标是每个脚可驱动60毫安的负载（如匹配几十欧姆的电阻），即满负荷的功耗最大可达60\*16=960mA，当然只是电源电流这么大，热量都落到负载身上了。

**常见错误20：CPU和FPGA的这些不用的I/O口怎么处理呢？可以让它空着，以后再说。**

**正解：**不用的I/O口如果悬空的话，受外界的一点点干扰就可能成为反复振荡的输入信号了，而MOS器件的功耗基本取决于门电路的翻转次数。如果把它上拉的话，每个引脚也会有微安级的电流，所以最好的办法是设成输出（当然外面不能接其它有驱动的信号）。

**常见错误21：这款FPGA还剩这么多门用不完，可尽情发挥吧。**

**正解：**FGPA的功耗与被使用的触发器数量及其翻转次数成正比，所以同一型号的FPGA在不同电路不同时刻的功耗可能相差100倍。尽量减少高速翻转的触发器数量是降低FPGA功耗的根本方法。

**常见错误22：存储器有这么多控制信号，我这块板子只需要用OE和WE信号就可以了，片选就接地吧，这样读操作时数据出来得快多了。**

**正解：**大部分存储器的功耗在片选有效时（不论OE和WE如何）将比片选无效时大100倍以上，所以应尽可能使用CS来控制芯片，并且在满足其它要求的情况下尽可能缩短片选脉冲的宽度。

**常见错误23：降低功耗都是硬件人员的事，与软件没关系。**

**正解：**硬件只是搭个舞台，唱戏的却是软件，总线上几乎每一个芯片的访问、每一个信号的翻转差不多都由软件控制的，如果软件能减少外存的访问次数（多使用寄存 器变量、多使用内部CACHE等）、及时响应中断（中断往往是低电平有效并带有上拉电阻）及其它争对具体单板的特定措施都将对降低功耗作出很大的献。要想板子转得好，硬件软件必须两手抓！

**常见错误24：这些信号怎么都有过冲啊？只要匹配得好，就可以消除了。**

**正解：**除了少数特定信号外（如100BASE-T、CML），都是有过冲的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL的输出阻抗不到50欧姆，有的甚至20欧姆，如果也用这么大的匹配电阻的话，那电流就非常大了，功耗是无法接受的。

另外，信号幅度也将小得不能用，再说一般信号在输出高电平和输出低电平时的输出阻抗并不相同，也办法做到完全匹配。所以，TTL、LVDS、422等信号的匹配只要做到过冲可以接受即可。

**误区五：信号完整性**

**常见错误25：这些信号都经过仿真了，肯定没问题。**

**正解：**仿真模型不可能与实物一模一样，连不同批次加工的实物都有差别，就更别说模型了。再说实际情况千差万别，仿真也不可能穷举所有可能，尤其是串扰。

曾经有一教训是某单板只有特定长度的包极易丢包，最后的原因是长度域的值是0xFF，当这个数据出现在总线上时，干扰了相邻的WE信号，导致写不进RAM。其它数据也会对WE产生干扰，但干扰在可接受的范围内，可是当8位总线同时由0边1时，附近的信号就招架不住了。结论是仿真结果仅供参考，还应留有足够的余量。

**常见错误26：为保证干净的电源，去偶电容是多多益善。**

**正解：**总的来说，去偶电容越多电源当然会更平稳，但太多了也有不利因素：浪费成本、布线困难、上电冲击电流太大等。去偶电容的设计关键是要选对容量并且放对地方，一般的芯片手册都有争对去偶电容的设计参考，最好按手册去做。

**常见错误27：既然是数字信号，边沿当然是越陡越好。**

**正解：**边沿越陡，其频谱范围就越宽，高频部分的能量就越大；频率越高的信号就越容易辐射（如微波电台可做成手机，而长波电台很多国家都做不出来），也就越容易干扰别的信号，而自身在导线上的传输质量却变得越差。所以能用低速芯片的尽量使用低速芯片。

**常见错误28：信号匹配真麻烦，如何才能匹配好呢？**

**正解：**一般来说，当信号在导线上的传输时间超过其跳变时间时，信号的反射问题才显得重要。信号产生反射的原因是线路阻抗的不均匀造成的，匹配的目的就是为了使驱动端、负载端及传输线的阻抗变得接近，但能否匹配得好，与信号线在PCB上的拓扑结构也有很大关系，传输线上的一条分支、一个过孔、一个拐角、一个接插件、不同位置与地线距离的改变等都将使阻抗产生变化，而且这些因素将使反射波形变得异常复杂，很难匹配。因此，高速信号仅使用点到点的方式，尽可能地减少 过孔、拐角等问题。

**常见错误29：100M的数据总线应该算高频信号，至于这个时钟信号频率才8K，问题不大。**

**正解：**数据总线的值一般是由控制信号或时钟信号的某个边沿来采样的，只要争对这个边沿保持足够的建立时间和保持时间即可，此范围之外有干扰也罢过冲也罢都不会有多大影响（当然过冲最好不要超过芯片所能承受的最大电压值），但时钟信号不管频率多低（其实频谱范围是很宽的），它的边沿才是最关键的，必须保证其单调性，并且跳变时间需在一定范围内。

相信很多新手工程师在设计电路时有过类似的想法，如果你也中招了，转发出去给更多的人看到！除了上述提到的，你还犯过哪些低级/严重的错误？不妨分享出来大家一起探讨！

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