浅谈上、下拉电阻的作用

今天药忘吃喽~ 2022-09-25 09:18 909阅读 0赞

**浅谈上、下拉电阻的作用**

上下拉电阻：

1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于CMOS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

2、OC门电路必须加上拉电阻，以提高输出的高电平值。

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑

以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

电阻的具体取值怎么计算的？

上拉电阻是不是应该是接Vcc再接电阻，然后接到管脚上的？

一般上下拉的电阻取值都有个特定的范围,不能太大,也不能太小.都在几K到几十K之间吧,具体的还要看电路要求.

至于接法,上拉电阻简单来说就是把电平拉高，通常用4.7－10K的电阻接到Vcc电源，下拉电阻则是把电平拉低，电阻接到GND地线上。所以是接电源或者接地,再接到需要拉高或者拉地电平的节点上的.

一般说来，不光是重要的信号线，只要信号在一段时间内可能出于无驱动状态，就需要处理。

比如说，一个CMOS门的输入端阻抗很高，没有处理，在悬空状况下很容易捡拾到干扰，如果能量足够甚至会导致击穿或者闩锁，导致器件失效。祈祷输入的保护二极管安全工作吧。如果电平一直处于中间态，那输出就可能是不确定的情况，也可能是上下MOS都导通，对器件寿命造成影响。

总线上当所有的器件都处于高阻态时也容易有干扰出现。因为这时读写控制线处于无效状态，所以不一定会引起问题。你如果觉得自己能够接受的话也就将就了。但是这时你就要注意到，控制线不能悬空，不然……

TTL电路的输入端是一个发射极开路引出的结构，拉高或者不接都是高电平，但是强烈建议不要悬空不接。

上拉还是下拉？要看需要。一方面器件可能又要求，另一方面，比如总线上两个器件，使能控制都是高有效，那么最好下拉，否则当控制信号没有建立的时候就会出现两个冲突，可能烧片。如果计算机总线上面挂了一个D/A，上电复位信号要对它清零或者预置，那么总线可以上下拉到你需要的数字。

至于上下拉电阻的大小，这个情况就比较多了。CMOS输入的阻抗很高，上下拉电阻阻值可以大一些，一般低功耗电路的阻值取得都比较大，但是抗干扰能力相应比较弱一些。

很多场合下拉电阻取值比上拉电阻要小，这个是历史遗留问题。如上面所说，TTL电路上拉时输入3集管基射反偏，没有什么电流，但是下拉时要能够使得输入晶体管工作，这个在TTL的手册中可以查到。

也是为了这个历史遗留问题，有些CMOS器件内部采用了上拉，这时它会告诉你可以不处理这些管脚，但是这时你就要注意了，因为下拉再用10K可能不好使，因为也许内置的20K电阻和外置的10Ｋ把电平固定在了1V左右。

有时候你会看到150欧姆或者50欧姆左右的上下拉电阻，尤其是在高速电路中会看到。

150欧姆电阻下拉一般在PECL逻辑中出现。PECL逻辑输出级是设计开路的电压跟随器，需要你用电阻来建立电压。

50欧姆的电阻在TTL电路中用的不多，因为静态功耗实在是比较大。在CML电路和PECL电路中兼起到了端接和偏置的作用。

CML电路输出级是一对集电极开路的三极管，需要一个上拉电阻来建立电平。这个电阻可以放在发送端，那么接受端还需要端接处理，也可以放到接受端，这时候端接电阻和偏置电阻就是一个。PECL电路结构上就好像CML后面跟了一个射极跟随器。

OC门也使用上拉电阻，这个和CML有一点相像，但是还不太一样。CML和PECL电路中三极管工作在线形区，而普通门电路和OC/OD门工作在饱和区。OC/OD门电路常用作电平转换或者驱动，但是其工作速度不会太快。为什么？在OC/OD门中，上拉电阻不能太小，否则功耗会很大。而一般门的负载呈现出一个电容，负载越多，电容越大。当由高到低跳变时，电容的放电通过输出端下拉的MOS或者Bipolar管驱动，速度一般还是比较快的，但是由低到高跳变的时候，就需要通过上拉电阻来完成，R大了几十甚至上百倍，假设C不变，时间常数相应增加同样的倍数。这个在示波器上也可以明显的看出：上升时间比下降时间慢了很多。其实一般门电路上拉比下拉的驱动能力都会差一些，这个现象都存在，只不过不太明显罢了？

在总线的上下拉电阻设计中，就要考虑同样的问题了：总线上往往负载很重，如果你要电阻来提供一些值，你就必须保证电容能通过电阻在一定时间内放电到可接受的范围。如果电阻太大，那么就可能出错。

PLD可编程上下拉，还有总线保持也相当于上下拉，可以省去外接电阻。但是有一些麻烦。

一般输入端才需要上下拉，假设器件10K是一个可行的值，那么10个元件并联会等效有多大的输入上拉电阻？1K。

也就是说，如果你想给信号线预置一个低电平，可能需要200欧姆的外置下拉电阻。这种情况下，如果还有一个3门驱动这个信号，高电平的时候需要扇出15mA左右的静态电流，有点太大了。这就是附加的负载效应。

如果两个器件一个上拉一个下拉，当一个3态门驱动，输出3态时会怎么样？电平1.5V左右，两个门处于不高不低的状态，预置电平的目的没有达到，而且可能诱发震荡，对器件寿命造成影响。

内置上下拉电阻使得设计可靠的电路复杂性增加了，一个不留神就可能留下隐患，而且很难分析，使用中要非常非常小心。如果能够外接电阻，尽量还是少采用内置上下拉或者总线保持的门电路吧。

电阻的上拉与下拉

在网上看到一些对电阻的上拉和下拉不太明白的，输入端的上拉及下拉非常简单但也非常重要。

上拉：通过一个电阻对电源相连。下拉：通过一个电阻到地。

上下拉一般有两个用处：提高输出信号的驱动能力、确定输入信号的电平（防止干扰）。

用过8051的都知道CPU的I/O上通常接有排阻（上拉到5V），这里主要是为了提高输出驱动能力的。因为8051的CPU不是标准的I/O口，输出为低电平时可以吸收均20mA的电流，但输出为高的时候是通过内部一个很大的电阻上拉的，输出高电平时驱动能力很差，所以就通过外部上拉来提高电平输出驱动能力。

一般一个三极管的基极都有两个电阻，一个限流一个上拉或下拉，此处的上下拉主要为了确定输入信号的电平。其实目标是为了防止干扰，因为器件的输入接口一般内阻都很大，很容易受干扰。接一个上下拉电阻其实也就是降低了输入阻抗，提高了抗干扰能力。

一般元器件不用的输入口通要求接上拉或下拉电阻。注意，不用的输出接口就不要接东西了。

拉电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流,区别在于吸收电流是主动的，从芯片输入端流入的叫拉电流,灌入电流是被动的,从输出端流入的叫灌入电流。

上拉和下拉的区别是一个为拉电流，一个为灌电流

一般来说灌电流比拉电流要大

也就是灌电流驱动能力强一些

当逻辑门输出端是低电平时，灌入逻辑门的电流称为灌电流，灌电流越大，输出端的低电平就越高。由三极管输出特性曲线也可以看出，灌电流越大，饱和压降越大，低电平越大。逻辑门的低电平是有一定限制的，它有一个最大值*U*OLMAX。在逻辑门工作时，不允许超过这个数值，TTL逻辑门的规范规定*U*OLMAX ≤0.4～0.5V。

当逻辑门输出端是高电平时，逻辑门输出端的电流是从逻辑门中流出，这个电流称为拉电流。拉电流越大，输出端的高电平就越低。这是因为输出级三极管是有内阻的，内阻上的电压降会使输出电压下降。拉电流越大，高电平越低。逻辑门的高电平是有一定限制的，它有一个最小值*U*OHMIN。在逻辑门工作时，不允许超过这个数值，TTL逻辑门的规范规定*U*OHMIN ≥2.4V。

由于高电平输入电流很小，在微安级，一般可以不必考虑，低电平电流较大，在毫安级。所以，往往低电平的灌电流不超标就不会有问题，用扇出系数来说明逻辑门来同类门的能力。扇出系数No是低电平最大输出电流和低电平最大输入电流的比值.对于标准TTL门，*N*O≥10；对于低功耗肖特基系列的TTL门，*N*O≥20

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吸电流、拉电流输出、灌电流输出

拉即泄，主动输出电流，从输出口输出电流；

灌即充，被动输入电流，从输出端口流入；

吸则是主动吸入电流，从输入端口流入。

吸电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流；区别在于吸收电流是主动的，从芯片输入端流入的叫吸收电流。灌入电流是被动的，从输出端流入的叫灌入电流；拉电流是数字电路输出高电平给负载提供的输出电流，灌电流时输出低电平是外部给数字电路的输入电流。这些实际就是输入、输出电流能力。

拉电流输出对于反向器只能输出零点几毫安的电流，用这种方法想驱动二极管发光是不合理的（因发光二极管正常工作电流为5~10mA)。

上、下拉电阻

一、定义

1、上拉就是将不确定的信号通过一个电阻嵌位在高电平！“电阻同时起限流作用”！下拉同理！

2、上拉是对器件注入电流，下拉是输出电流

3、弱强只是上拉电阻的阻值不同，没有什么严格区分

4、对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

二、拉电阻作用

1、一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。

2、数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！

3、一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接，I/O端口的输出类似与一个三极管的C，当C接通过一个电阻和电源连接在一起的时候，该电阻成为上C拉电阻，也就是说，如果该端口正常时为高电平；C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作用吗：比如：“当一个接有上拉电阻的端口设为输入状态时，他的常态就为高电平，用于检测低电平的输入”。

4、上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是我们通常所说的灌电流

5、接电阻就是为了防止输入端悬空

6、减弱外部电流对芯片产生的干扰

7、保护cmos内的保护二极管，一般电流不大于10mA

8、通过上拉或下拉来增加或减小驱动电流

9、改变电平的电位，常用在TTL-CMOS匹配

10、在引脚悬空时有确定的状态

11、增加高电平输出时的驱动能力。

12、为OC门提供电流

三、上拉电阻应用原则

1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3。5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

2、OC门电路“必须加上拉电阻，才能使用”。

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

8、在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。

四、上拉电阻阻值选择原则

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑

以上三点，通常在1k到10k之间选取。对下拉电阻也有类似道理。

对上拉电阻和下拉电阻的选择应“结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素”：

1。驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。

2。下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。

3。高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。

4。频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成“RC延迟”，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。

下拉电阻的设定的原则和上拉电阻是一样的。

示例：

OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA，设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0。8V(低于此值为低电平)；2V(高电平门限值)。

选上拉电阻时：500uA x 8。4K= 4。2即选大于8。4K时输出端能下拉至0。8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0。8V即可。当输出高电平时，忽略管子的漏电流，两输入口需200uA，200uA x15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。【最大压降/最大电流、最小压降/最小电流】

COMS门的可参考74HC系列设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：“输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了”（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）

此外，还应注意以下几点：

A、要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电阻。

B、如果有上拉电阻那它的端口在默认值为高电平，你要控制它必须用低电平才能控制如三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。反之，

C、尤其用在接口电路中，为了得到确定的电平，一般采用这种方法，以保证正确的电路状态，以免发生意外，比如，在电机控制中，逆变桥上下桥臂不能直通，如果它们都用同一个单片机来驱动，必须设置初始状态。防止直通!

驱动尽量用灌电流。

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在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。  
1。 电阻作用：  
l 接电阻就是为了防止输入端悬空  
l 减弱外部电流对芯片产生的干扰  
l 保护cmos内的保护二极管，一般电流不大于10mA  
l 上拉和下拉、限流  
1。 改变电平的电位，常用在TTL-CMOS匹配  
2。 在引脚悬空时有确定的状态  
3。 增加高电平输出时的驱动能力。  
4。 为OC门提供电流

那要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电阻。如果有上拉电阻那它的端口在默认值为高电平，你要控制它必须用低电平才能控制，如三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。反之，尤其用在接口电路中，为了得到确定的电平，一般采用这种方法，以保证正确的电路状态，以免发生意外。比如，在电机控制中，逆变桥上下桥臂不能直通，如果它们都用同一个单片机来驱动，必须设置初始状态。防止直通!

电阻在选用时，选用经过计算后与标准值最相近的一个！  
P0为什么要上拉电阻原因有：  
1。 P0口片内无上拉电阻  
2。 P0为I/O口工作状态时，上方FET被关断，从而输出脚浮空，因此P0用于输出线时为开漏输出。  
3。 由于片内无上拉电阻，上方FET又被关断，P0输出1时无法拉升端口电平。  
P0是双向口，其它P1，P2，P3是准双向口。准双向口是因为在读外部数据时要先“准备”一下，为什么要准备一下呢？  
单片机在读准双向口的端口时，先应给端口锁存器赋1，目的是使FET关断，不至于因片内FET导通使端口钳制在低电平。  
上下拉一般选10k！

芯片的上拉/下拉电阻的作用  
最常见的用途是，假如有一个三态的门带下一级门。如果直接把三态的输出接在下一级的输入上，当三态的门为高阻态时，下一级的输入就如同漂空一样。可能引起逻辑的错误，对MOS电路也许是有破坏性的。所以用电阻将下一级的输入拉高或拉低，既不影响逻辑又保正输入不会漂空。  
改变电平的电位，常用在TTL-CMOS匹配；在引脚悬空时有确定的状态；为OC门的输出提供电流； 作为端接电阻； 在试验板上等于多了一个测试点，特别对板上表贴芯片多的更好，免得割线；嵌位；  
上、下拉电阻的作用很多，比如抬高信号峰峰值，增强信号传输能力，防止信号远距离传输时的线上反射，调节信号电平级别等等！当然还有其他的作用了具体的应用方法要看在什么场合，什么目的，至于参数更不能一概而定，要看电路其他参数而定，比如通常用在输入脚上的上拉电阻如果是为了抬高峰峰值，就要参考该引脚的内阻来定电阻值的！另外，没有说输入加下拉，输出加上拉的，有时候没了某个目的也可能同时既有上拉又有下拉电阻的！

加接地电阻－－下拉  
加接电源电阻－－上拉

对于漏极开路或者集电极开路输出的器件需要加上拉电阻才可能工作。另外，普通的口，加上拉电阻可以提高抗干扰能力，但是会增加负载。  
电源：+5V  
普通的直立LED，

用多大的上拉电阻合适？谢谢指教！  
一般LED的电流有几个mA就够了，最大不超过20mA，根据这个你就应该可以算出上拉电阻值来了。  
保险起见，还是让他拉吧，(5-0.7)/10mA=400ohm，差不多吧，不放心就用2k的。【奇怪，新出了管压0.7V的LED了吗？据我所知好象该是1.5V左右。我看几百欧到1K都没太大问题，一般的片子不会衰到10mA都抗不住吧？】

下拉电阻的作用：所见不多，常见的是接到一个器件的输入端，多作为抗干扰使用。这是由于一般的IC的输入端悬空时易受干扰，或器件扫描时有间隙泄漏电压而影响电路的性能。后者，我们在某批设备中曾碰到过。  
上拉电阻的阻值主要是要顾及端口的低电平吸入电流的能力。例如在5V电压下，加1K上拉电阻，将会给端口低电平状态增加5mA的吸入电流。在端口能承受的条件下，上拉电阻小一点为好。

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以下为BBS讨论：

什么时候需要用上拉电阻什么时候需要用下拉？一般要用多大的阻值呀？

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用上拉还是用下拉，根据你平时需要的电平。

至于阻值大小，如果是一般IO口，10k左右，不要小于1k。但是如果是特殊用途的管腿，则有特殊要求。比如I2C接口的SCL和SDA线，对上拉电阻的最大最小值都有要求，要结合实际情况计算。

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通常在数字电路中，上拉是为了提高驱动能力。例如:集电极开路的输出电路。就必须加上拉电阻。否则无法驱动下一级的设备。或者，上拉下拉同时使用，例如，在数据和地址总线上。是为了在没有输出的时候将电平钳制在一个电位。不用的空脚要下拉，防止拴锁。

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1。信号需要外部的电源来提供高低电平时，需要加上拉或下拉电阻;  
2。虽然系统能提供相应的电平，但是在不工作的状态下，信号的状态如果需要为高或低时，需要加上拉或下拉;  
3。IC的输出为Open-Drain时，需要外加上拉电阻。  
上拉或下拉的电阻大小取决于信号的驱动能力及信号的需求。常用的有10K， 100K， 47K等。但有些上拉电阻或下拉电阻的大小需要靠实验得到。

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电路中的上拉和下拉电阻的连接是要通过计算而得到了，根据有三:  
1。驱动器件输入电流的大小，需要在使用上拉时考虑。解决的是高电平的匹配。  
2。电路速度的大小。如果传送的数字信息速度较高，就要注意验证线路的延迟有没有走出信息的转折频率。  
3。与负责端的输入输出电流能力有关，需要验证能否承受。

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上拉电阻和下拉电阻之所以需要，是为了给不匹配电流接口提供额外的电流通路，具体讲，驱动方输出电流小于负载方的吸入电流时加上拉电阻，以提供额外的电流供给；驱动方吸入电流小于负载方的灌出电流时加下拉电阻，以提供额外的电流泄放回路；上拉电阻和下拉电阻带来的附加效应是在接口无驱动时有一个固定电平（该特点常常被用固定口线初始及空闲时的状态）。阻值的选取要根据流过电流小的一方的允许电流来计算，以不超过其允许值（器件手册有）的80%为限（考虑电源波动时也不应超过其口线允许值）。

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上拉电阻取值，要考虑到吸入电流与扇出电流及信号传送速度，在高速电路中应取小些，防止线路分布电容影响

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我觉得上拉跟下拉电阻分两种来说，一种是必须加的，如按键采集，另一种就是加可以不加对电路原理的实现也没什么影响的，这类电阻主要作用就是增强系统的抗干扰性能，取值一般1mA左右就OK了

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高阻态：

高阻态就是只有电容效应，没有电阻效应；阻抗很高很高，相当于断开；

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我认为如果对于IC的输入信号而言。高阻态是介于高电平和低电平中间的输入电压，IC即不能准确的把它判为0，也不能把它判为1，此时的IC输出状态不定（如果对IC输入0和1时，IC的输出信号不同的话），即可能出错。  
对IC的输出信号而言，如果它是高阻态输出，它就表现为一个很高的阻抗，可以把它认为是断开状态

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高阻态，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。  
高阻态的实质：电路分析时高阻态可做开路理解。你可以把它看作输出（输入）电阻非常大。他的极限可以认为悬空。也就是说理论上高阻态不是悬空，它是对地或对电源电阻极大的状态。而实际应用上与引脚的悬空几是一样的。

典型应用：  
1、在总线连接的结构上。总线上挂有多个设备，设备于总线以高阻的形式连接。这样在设备不占用总线时自动释放总线，以方便其他设备获得总线的使用权。  
2、大部分单片机I/O使用时都可以设置为高阻输入，如陵阳，AVR等等。高阻输入可以认为输入电阻是无穷大的，认为I/O对前级影响极小，而且不产生电流（不衰减），而且在一定程度上也增加了芯片的抗电压冲击能力。

若51的P0.0为高阻态,用汇编语言怎么来表示?置1就行了

三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态——高阻状态的门电路。具备这三种状态的器件就叫做三态(门,总线,......).

高电平，低电平可以由内部电路拉高和拉低。而高阻态时引脚对地电阻无穷，此时读引脚电平时可以读到真实的电平值。高阻态的重要作用之一就是I/O(输入/输出)口在输入时读入外部电平用。

高阻态相当于该门和它连接的电路处于断开的状态。(因为实际电路中你不可能去断开它，所以设置这样一个状态使它处于断开状态)。三态门是一种扩展逻辑功能的输出级，也是一种控制开关。主要是用于总线的连接，因为总线只允许同时只有一个使用者。通常在数据总线上接有多个器件，每个器件通过OE/CE之类的信号选通。如器件没有选通的话它就处于高阻态，相当于没有接在总线上，不影响其它器件的工作。

如果你的设备端口要挂在一个总线上，“必须通过三态缓冲器”。因为在一个总线上同时只能有一个端口作输出，这时其他端口必须在高阻态，同时“可以输入这个输出端口的数据”。所以你还需要有总线控制管理， 访问到哪个端口，那个端口的三态缓冲器才可以转入输出状态，这是典型的三态门应用。 如果在线上没有两个以上的输出设备, 当然用不到三态门，而线或逻辑又另当别论了。

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准双向口和双向口的区别

在最初的51系列单片机中

P0口：双向8位三态I/O口

P1口：准双向8位I/O口

P2口：准双向8位I/O口

P3口：准双向8位I/O口

这里特别要主要准双向与双向三态I/O的区别：

P1口，P2口，P3口是3个8位准双向的I/O口，各口线在片内均有固定的上拉电阻，当这三个准双向I/O口作输入口使用时，要想该口先写1，另外准双向I/O口无高阻的“浮空”状态。

而双向口P0口线内无固定上拉电阻，由两个MOS管串接，既可开漏输出，有可处于高阻的“浮空”状态，故称为双向三态I/O口。

P0口是双向指的是它被用作地址／数据端口时，只有在这个时候，P0口才处于两个开关管推挽状态，当两个开关管都关闭时，才会出现高阻状态．  
当P0口用于一般I/O口时，内部接Vcc的那个开关管是与引脚（端口）脱离联系的，这个时候，只有拉地的那个开关管其作用，P0口作为输出，是必须外接上拉电阻的，不然就无法输出高电平；如果P0口作为输入，则必须先对端口写１，使拉地的开关管断开，这个时候，如果不接上拉电阻，则是高阻状态，就是一个双向口，如果接上拉电阻，则本身输出高电平，对输入信号的逻辑无影响（注意是对逻辑无影响，对实际参数有无影响我不确定，但是我认为是有的）．  
双向与准双向，根本原则是双向包含了高阻这个状态，而不在于是否需要先写１或者不写，P1~P3口因为有内部上拉电阻，因此无论如何不是双向；P０口内部无上拉电阻，在处于数据／地址功能时，自动完成３态的转换，是双向，处于一般I/O口时，如果不接外部上拉，而且先向端口写了１，那么就处于高阻状态，此时，它也是一个人为的双向口，这与它处于地址／数据功能时的自动双向有区别，以及与P1~P3处于输入时输出锁存器为1是有区别的。

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浮空和高阻态的区别

悬空（浮空，floating）：就是逻辑器件的输入引脚即不接高电平，也不接低电平。由于逻辑器件的内部结构，当它输入引脚悬空时，相当于该引脚接了高电平。一般实际运用时，引脚不建议悬空，易受干扰。

高阻态：从逻辑器件内部电路结构来说，就是其输出电阻很大，该状态即不是高电平，也不是低电平。当三态门处于高阻态时，无论该门的输入如何变化，都不会对其输出有贡献。

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线驱动（差动输出）

线驱动器是一个源电流输出器件。在导通状态时，线驱动器输出为电源（vcc）；在关断状态时，输出悬空。因此，线驱动器需要一个灌电流输入接口。下面表格中给出了一个简单的线驱动器的原理图。

差动输出、线性驱动输出：就是根据rs-422a的数据输送回路。可通过双股搅合线电缆进行长距离输送。

线驱动 集电极开路推挽式

集电极开路

集电极开路电路是灌电流输出器件。在关断状态时，集电极开路输出连到地；在导通状态时，集电极开路输出悬空。因此，集电极开路输出需要一个源电流输入接口。下面表格中给出了一个简单的集电极开路输出电路的原理图。

推挽式

推挽式输出结合了线驱动与集电极开路输出，在关断状态时，推挽式输出接地；在导通状态时，推挽式输出连到电源（vcc）。推挽输出（欧姆龙称为互补输出）输出回路有2种，即npn与pnp2种晶体管输出。根据输出信号h或l，2种晶体管输出互相交叉进行on或off动作，使用时，正电源，0v分别为吸合，拉下互补输出是输出电流流出或流入2种动作，特征是信号的上升、下降速度快，可进行导线的长距离延长。可与开路集电极输入机器（npn/pnp）连接，另外还可以连接到电压输入机器上。但是为了能更好的发挥未来的性能，一般推荐在电压输入机器上使用电压输入的编码器。

OC门主要用于3个方面：

1、实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门使用上拉电阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够小。

2、线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST门）来实现。用OC门实现线与，应同时在输出端口应加一个上拉电阻。

3、三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。

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拉电流与灌电流

1、概念  
 拉电流和灌电流是衡量电路输出驱动能力（注意：拉、灌都是对输出端而言的，所以是驱动能力）的参数，这种说法一般用在数字电路中。  
 这里首先要说明，芯片手册中的拉、灌电流是一个参数值，是芯片在实际电路中允许输出端拉、灌电流的上限值（允许最大值）。而下面要讲的这个概念是电路中的实际值。  
 由于数字电路的输出只有高、低（0，1）两种电平值，高电平输出时，一般是输出端对负载提供电流，其提供电流的数值叫“拉电流”；低电平输出时，一般是输出端要吸收负载的电流，其吸收电流的数值叫“灌（入）电流”。对于输入电流的器件而言：  
 灌入电流和吸收电流都是输入的，灌入电流是被动的，吸收电流是主动的。  
 如果外部电流通过芯片引脚向芯片内‘流入’称为灌电流（被灌入）；反之如果内部电流通过芯片引脚从芯片内‘流出’称为拉电流（被拉出）  
2、为什么能够衡量输出驱动能力  
 当逻辑门输出端是低电平时，灌入逻辑门的电流称为灌电流，灌电流越大，输出端的低电平就越高。由三极管输出特性曲线也可以看出，灌电流越大，饱和压降越大，低电平越大。  
 然而，逻辑门的低电平是有一定限制的，它有一个最大值UOLMAX。在逻辑门工作时，不允许超过这个数值，TTL 逻辑门的规范规定UOLMAX ≤0.4～0.5V。所以，灌电流有一个上限。  
 当逻辑门输出端是高电平时，逻辑门输出端的电流是从逻辑门中流出，这个电流称为拉电流。拉电流越大，输出端的高电平就越低。这是因为输出级三极管是有内阻的，内阻上的电压降会使输出电压下降。拉电流越大，输出端的高电平越低。  
 然而，逻辑门的高电平是有一定限制的，它有一个最小值UOHMIN。在逻辑门工作时，不允许超过这个数值，TTL 逻辑门的规范规定UOHMIN ≥2.4V。所以，拉电流也有一个上限。  
 可见，输出端的拉电流和灌电流都有一个上限，否则高电平输出时，拉电流会使输出电平低于UOHMIN；低电平输出时，灌电流会使输出电平高于UOLMAX。所以，拉电流与灌电流反映了输出驱动能力。（芯片的拉、灌电流参数值越大，意味着该芯片可以接更多的负载，因为，例如灌电流是负载给的，负载越多，被灌入的电流越大）  
 由于高电平输入电流很小，在微安级，一般可以不必考虑，低电平电流较大，在毫安级。所以，往往低电平的灌电流不超标就不会有问题。用扇出系数来说明逻辑门来驱动同类门的能力，扇出系数No 是低电平最大输出电流和低电平最大输入电流的比值。

在集成电路中， 吸电流、拉电流输出和灌电流输出是一个很重要的概念。拉即泄，主动输出电流，是从输出口输出电流。灌即充，被动输入电流，是从输出端口流入吸则是主动吸入电流，是从输入端口流入吸电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流,区别在于吸收电流是主动的，从芯片输入端流入的叫吸收电流。灌入电流是被动的,从输出端流入的叫灌入电流。拉电流是数字电路输出高电平给负载提供的输出电流，灌电流时输出低电平是外部给数字电路的输入电流，它们实际就是输入、输出电流能力。  
 吸收电流是对输入端（输入端吸入）而言的；而拉电流（输出端流出）和灌电流（输出端被灌入）是相对输出端而言的。

给一个直观解释：

图中PB0 输出0，LED 会亮，PB0 的电流方向是流向PB0 也就是灌电流了；而PB1 要输出1，LED 会亮，PB1 的电流方向是从PB1流出，也就是拉电流了。

在实际电路中灌电流是由后面所接的逻辑门输入低电平电流汇集在一起而灌入前面逻辑门的输出端所形成，读者参阅图18-2-3自明。显然它的测试电路应该如图18-2-4(b)所示，输入端所加的逻辑电平是保证输出端能够获得低电平，只不过灌电流是通过接向电源的一只电位器而获得的，调节的电位器可改变灌电流的大小，输出低电平的电压值也将随之变化。  
 (a) 灌电流负载  
 (b) 拉电流负载

灌电流与放电流示意图

(a) 灌电流负载特性曲线 (b) 测试电路  
图18-2-4灌电流负载特性曲线及测试电路  
 当输出低电平的电压值随着灌电流的增加而增加到输出低电平最大值时，即uOL=UOLMAX 时所对应的灌电流值定义为输出低电平电流的量大值IOLMAX。  
 不同系列的逻辑电路，同一系列中不同的型号的集成电路，国家标准中对输出低电平电流的最大值IOLMAX 的规范值的规定往往是不同的。比较常用的数值如下  
TTL 系列 IOLMAX=16mA  
LSTTL74 系列 IOLMAX=8mA  
LSTTL54 系列 IOLMAX=4mA  
扇出系数NO 是描述集成电路带负载能力的参数，它的定义式如下

NO= IOLMAX / IILMAX

其中IOLMAX 为最大允许灌电流，IILMAX 是一个负载门灌入本级的电流。  
No 越大，说明门的负载能力越强。一般产品规定要求No≥8。  
 在决定扇出系数时，正确计算电流值是重要的，对于图18-2-3而言，后面所接的逻辑门的输入端有并联的情况。当输出为低电平时，后面逻辑门输入端流出的IIL，因有R1 的限流作用，与并联端头数无关。但是，当输出为高电平时，电流的方向改变为流进输入端，后面逻辑门输入级的多发射极三极管相当有两个三极管并联。流入的IIH 就要加倍，与并联端头数有关。对于图18-2-3，NOL=2，而NOH=3，输出低电平和输出高电平两种情况下，扇出系数可能是不同的。由于IIL 的数值比IIH 的数值要大很多，对于集成电路来说矛盾的主要方面在低电平扇出系数。所以，一般我们只需要考虑低电平扇出系数就可以了。

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当逻辑门输出端是低电平时，灌入逻辑门的电流称为灌电流，灌电流越大，输出端的低电平就越高。由三极管输出特性曲线也可以看出，灌电流越大，饱和压降越大，低电平越大。逻辑门的低电平是有一定限制的，它有一个最大值UOLMAX。在逻辑门工作时，不允许超过这个数值，TTL逻辑门的规范规定UOLMAX ≤0.4～0.5V。

当逻辑门输出端是高电平时，逻辑门输出端的电流是从逻辑门中流出，这个电流称为拉电流。拉电流越大，输出端的高电平就越低。这是因为输出级三极管是有内阻的，内阻上的电压降会使输出电压下降。拉电流越大，高电平越低。逻辑门的高电平是有一定限制的，它有一个最小值UOHMIN。在逻辑门工作时，不允许超过这个数值，TTL逻辑门的规范规定UOHMIN ≥2.4V。  
由于高电平输入电流很小，在微安级，一般可以不必考虑，低电平电流较大，在毫安级。所以，往往低电平的灌电流不超标就不会有问题，用扇出系数来说明逻辑门来同类门的能力。  
扇出系数NO是描述集成电路带负载能力的参数，它的定义式如下  
NO= IOLMAX / IILMAX

其中IOLMAX为最大允许灌电流，IILMAX是一个负载门灌入本级的电流。

No越大，说明门的负载能力越强。一般产品规定要求No≥8。  
对于标准TTL门，NO≥10；对于低功耗肖特基系列的TTL门，NO≥20

扇入、扇出系数：  
扇入系数--门电路允许的输入端数目。一般门电路的扇入系数Nr为1—5，最多不超过8。若芯片输入端数多于实际要求的数目，可将芯片多余输入端接高电平(+5V)或接低电平(GND)。扇出系数--一个门的输出端所驱动同类型门的个数，或称负载能力。一般门电路的扇出系数Nc为8，驱动器的扇出系数Nc可达25。Nc体现了门电路的负载能力。

对于输入电流的器件而言：

灌入电流和吸收电流都是输入的，

灌入电流是被动的，

吸收电流是主动的。

如果外部电流通过芯片引脚向芯片内‘流入’称为灌电流；反之如果内部电流通过芯片引脚从芯片内‘流出’称为拉电流。

吸电流、拉电流输出、灌电流输出  
拉即泄，主动输出电流，从输出口输出电流；  
灌即充，被动输入电流，从输出端口流入；  
吸则是主动吸入电流，从输入端口流入。

拉电流输出对于反向器只能输出零点几毫安的电流，用这种方法想驱动二极管发光是不合理的（因发光二极管正常工作电流为5~10mA)。

上、下拉电阻

一、定义

1、上拉就是将不确定的信号通过一个电阻嵌位在高电平！“电阻同时起限流作用”！下拉同理！

2、上拉是对器件注入电流，下拉是输出电流

3、弱强只是上拉电阻的阻值不同，没有什么严格区分

4、对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉

电阻的功能主要是为集电极开路输出型电路输出电流通道。

二、拉电阻作用

1、一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后

回到原状态，必须在IC外部另接一电阻。

4、上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是我们通常所说的灌电流

5、接电阻就是为了防止输入端悬空

6、减弱外部电流对芯片产生的干扰

7、保护cmos内的保护二极管，一般电流不大于10mA

8、通过上拉或下拉来增加或减小驱动电流

9、改变电平的电位，常用在TTL-CMOS匹配

10、在引脚悬空时有确定的状态

11、增加高电平输出时的驱动能力。

12、为OC门提供电流

三、上拉电阻应用原则

1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3~5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

2、OC门电路“必须加上拉电阻，才能使用”。

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有

效的抑制反射波干扰。

8、在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。

四、上拉电阻阻值选择原则

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑

以上三点，通常在1k到10k之间选取。对下拉电阻也有类似道理。

对上拉电阻和下拉电阻的选择应“结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素”：

1。驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。

2。下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。

下拉电阻的设定的原则和上拉电阻是一样的。

示例：

OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA，设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。

选上拉电阻时：500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。当输出高电平时，忽略管子的漏电流，两输入口需200uA，200uA x15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。【最大压降/最大电流、最小压降/最小电流】

COMS门的可参考74HC系列设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：“输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了”（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）此外，还应注意以下几点：

A、要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电阻。

B、如果有上拉电阻那它的端口在默认值为高电平，你要控制它必须用低电平才能控制如三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。

驱动尽量用灌电流。

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在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。

1。 电阻作用：

l 接电阻就是为了防止输入端悬空

l 减弱外部电流对芯片产生的干扰

l 保护cmos内的保护二极管，一般电流不大于10mA

l 上拉和下拉、限流

1。 改变电平的电位，常用在TTL-CMOS匹配

2。 在引脚悬空时有确定的状态

3。 增加高电平输出时的驱动能力。

4。 为OC门提供电流

电阻在选用时，选用经过计算后与标准值最相近的一个！

P0为什么要上拉电阻原因有：

1。 P0口片内无上拉电阻

2。 P0为I/O口工作状态时，上方FET被关断，从而输出脚浮空，因此P0用于输出线时为开漏输出。

3。 由于片内无上拉电阻，上方FET又被关断，P0输出1时无法拉升端口电平。

P0是双向口，其它P1，P2，P3是准双向口。准双向口是因为在读外部数据时要先“准备”一下，为什么

要准备一下呢？

单片机在读准双向口的端口时，先应给端口锁存器赋1，目的是使FET关断，不至于因片内FET导通使端

口钳制在低电平。

上下拉一般选10k！

芯片的上拉/下拉电阻的作用

最常见的用途是，假如有一个三态的门带下一级门。如果直接把三态的输出接在下一级的输入上，当三态的门为高阻态时，下一级的输入就如同漂空一样。可能引起逻辑的错误，对MOS电路也许是有破坏性的。所以用电阻将下一级的输入拉高或拉低，既不影响逻辑又保正输入不会漂空。

改变电平的电位，常用在TTL-CMOS匹配；在引脚悬空时有确定的状态； 为OC门的输出提供电流； 作为端接电阻； 在试验板上等于多了一个测试点，特别对板上表贴芯片多的更好，免得割线；嵌位；上、下拉电阻的作用很多，比如抬高信号峰峰值，增强信号传输能力，防止信号远距离传输时的线上反射，调节信号电平级别等等！当然还有其他的作用了具体的应用方法要看在什么场合，什么目的，至于参数更不能一概而定，要看电路其他参数而定，比如通常用在输入脚上的上拉电阻如果是为了抬高峰峰值，就要参考该引脚的内阻来定电阻值的！另外，没有说输入加下拉，输出加上拉的，有时候没了某个目的也可能同时既有上拉又有下拉电阻的！

加接地电阻－－下拉

加接电源电阻－－上拉

对于漏极开路或者集电极开路输出的器件需要加上拉电阻才可能工作。另外，普通的口，加上拉电阻可

以提高抗干扰能力，但是会增加负载。

电源：+5V

普通的直立LED，

用多大的上拉电阻合适？ 谢谢指教！

一般LED的电流有几个mA就够了，最大不超过20mA，根据这个你就应该可以算出上拉电阻值来了。保险起见，还是让他拉吧，(5-0.7)/10mA=400ohm，差不多吧，不放心就用2k的。【奇怪，新出了管压0.7V的LED了吗？据我所知好象该是1.5V左右。我看几百欧到1K都没太大问题，一般的片子不会衰到10mA都抗不住吧？】

下拉电阻的作用：所见不多，常见的是接到一个器件的输入端，多作为抗干扰使用。这是由于一般的IC的输入端悬空时易受干扰，或器件扫描时有间隙泄漏电压而影响电路的性能。后者，我们在某批设备中曾碰到过。

上拉电阻的阻值主要是要顾及端口的低电平吸入电流的能力。例如在5V电压下，加1K上拉电阻，将会给端口低电平状态增加5mA的吸入电流。在端口能承受的条件下，上拉电阻小一点为好。

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以下为BBS讨论：

什么时候需要用上拉电阻什么时候需要用下拉？一般要用多大的阻值呀？

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用上拉还是用下拉，根据你平时需要的电平。

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通常在数字电路中，上拉是为了提高驱动能力。例如:集电极开路的输出电路。就必须加上拉电阻。否则无法驱动下一级的设备。或者，上拉下拉同时使用，例如，在数据和地址总线上。是为了在没有输出

的时候将电平钳制在一个电位。不用的空脚要下拉，防止拴锁。

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1。信号需要外部的电源来提供高低电平时，需要加上拉或下拉电阻;

2。虽然系统能提供相应的电平，但是在不工作的状态下，信号的状态如果需要为高或低时，需要加上

拉或下拉;

3。IC的输出为Open-Drain时，需要外加上拉电阻。

上拉或下拉的电阻大小取决于信号的驱动能力及信号的需求。常用的有10K， 100K， 47K等。但有些上

拉电阻或下拉电阻的大小需要靠实验得到。

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电路中的上拉和下拉电阻的连接是要通过计算而得到了，根据有三:

1。驱动器件输入电流的大小，需要在使用上拉时考虑。解决的是高电平的匹配。

2。电路速度的大小。如果传送的数字信息速度较高，就要注意验证线路的延迟有没有走出信息的转折

频率。

3。与负责端的输入输出电流能力有关，需要验证能否承受。

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上拉电阻取值，要考虑到吸入电流与扇出电流及信号传送速度，在高速电路中应取小些，防止线路分布电容影响

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高阻态：

高阻态就是只有电容效应，没有电阻效应；阻抗很高很高，相当于断开；

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我认为如果对于IC的输入信号而言。高阻态是介于高电平和低电平中间的输入电压，IC即不能准确的把它判为0，也不能把它判为1，此时的IC输出状态不定（如果对IC输入0和1时，IC的输出信号不同的话），即可能出错。

对IC的输出信号而言，如果它是高阻态输出，它就表现为一个很高的阻抗，可以把它认为是断开状态----

高阻态，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。

高阻态的实质：电路分析时高阻态可做开路理解。你可以把它看作输出（输入）电阻非常大。他的极限可以认为悬空。也就是说理论上高阻态不是悬空，它是对地或对电源电阻极大的状态。而实际应用上与引脚的悬空几是一样的。

典型应用：

1、在总线连接的结构上。总线上挂有多个设备，设备于总线以高阻的形式连接。这样在设备不占用总线时自动释放总线，以方便其他设备获得总线的使用权。

2、大部分单片机I/O使用时都可以设置为高阻输入，如陵阳，AVR等等。高阻输入可以认为输入电阻是无穷大的，认为I/O对前级影响极小，而且不产生电流（不衰减），而且在一定程度上也增加了芯片的抗电压冲击能力。

若51的P0.0为高阻态,用汇编语言怎么来表示?置1就行了三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态——高阻状态的门电路。具备这三种状态的器件就叫做三态(门,总线,......).

如果你的设备端口要挂在一个总线上，“必须通过三态缓冲器”。因为在一个总线上同时只能有一个端口作输出，这时其他端口必须在高阻态，同时“可以输入这个输出端口的数据”。所以你还需要有总线控制管理， 访问到哪个端口，那个端口的三态缓冲器才可以转入输出状态，这是典型的三态门应用。如果在线上没有两个以上的输出设备, 当然用不到三态门，而线或逻辑又另当别论了。

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准双向口和双向口的区别

在最初的51系列单片机中

P0口：双向8位三态I/O口

P1口：准双向8位I/O口

P2口：准双向8位I/O口

P3口：准双向8位I/O口

这里特别要主要准双向与双向三态I/O的区别：

P1口，P2口，P3口是3个8位准双向的I/O口，各口线在片内均有固定的上拉电阻，当这三个准双向I/O口作输入口使用时，要向该口先写1，另外准双向I/O口无高阻的“浮空”状态。

而双向口P0口线内无固定上拉电阻，由两个MOS管串接，既可开漏输出，有可处于高阻的“浮空”状态，故称为双向三态I/O口。

P0口是双向指的是它被用作地址／数据端口时，只有在这个时候，P0口才处于两个开关管推挽状态，当两个开关管都关闭时，才会出现高阻状态．

当P0口用于一般I/O口时，内部接Vcc的那个开关管是与引脚（端口）脱离联系的，这个时候，只有拉地的那个开关管其作用，P0口作为输出，是必须外接上拉电阻的，不然就无法输出高电平；如果P0口作为输入，则必须先对端口写１，使拉地的开关管断开，这个时候，如果不接上拉电阻，则是高阻状态，就是一个双向口，如果接上拉电阻，则本身输出高电平，对输入信号的逻辑无影响（注意是对逻辑无影响，对实际参数有无影响我不确定，但是我认为是有的）．

双向与准双向，根本原则是双向包含了高阻这个状态，而不在于是否需要先写１或者不写，P1~P3口因为有内部上拉电阻，因此无论如何不是双向；P０口内部无上拉电阻，在处于数据／地址功能时，自动完成３态的转换，是双向，处于一般I/O口时，如果不接外部上拉，而且先向端口写了１，那么就处于高阻状态，此时，它也是一个人为的双向口，这与它处于地址／数据功能时的自动双向有区别，以及与P1~P3处于输入时输出锁存器为1是有区别的。

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浮空和高阻态的区别

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线驱动（差动输出）

差动放大器的特点是静态工作点稳定，对共模信号有很强的抑制能力，它唯独对输入信号的差（差模信号）做出响应，这些特点在电子设备中应用很广。集成运算放大器几乎都采用差动放大器作为输入级。这种对称的电压放大器有两个输入端和两个输出端，电路使用正、负对称的电源。根据电路的结构可分为：双端输入双端输出，双端输入单端输出，单端输入双端输出及单端输入单端输出四种接法。凡双端输出，差模电压增益与单管共发放大器相同；而单端输出时，差模电压增益为双端输出的一半，另外，若电路参数完全对称，则双端输出时的共模放大倍数 =0，其实测的共模抑制比 将是一个较大的数值，愈大，说明电路抑制共模信号的能力愈强。

差动保护是输入的两端CT电流矢量差，当达到设定的动作值时启动动作元件。保护范围在输入的两端CT之间的设备（可以是线路，发电机，电动机，变压器等电气设备）逆相序上面两位已经解释了，有功反向是逆功率而不是逆相序，一般用在发电机保护中。

电流差动保护是继电保护中的一种保护，forclear 说的差动保护和逆相序都是对的。正相序是A超前B,B超前C各是120度。反相序（即是逆相序）是 A 超前C,C超前B各是120度。有功方向变反只是电压和电流的之间的角加上180度，就是反相功率，而不是逆相序。

差动保护是根据“电路中流入节点电流的总和等于零”原理制成的。

差动保护把被保护的电气设备看成是一个接点，那么正常时流进被保护设备的电流和流出的电流相等，差动电流等于零。当设备出现故障时，流进被保护设备的电流和流出的电流不相等，差动电流大于零。当差动电流大于差动保护装置的整定值时，保护动作，将被保护设备的各侧断路器跳开，使故障设备断开电源。

差动保护原理

差动保护是利用基尔霍夫电流定理工作的，当变压器正常工作或区外故障时，将其看作理想变压器，则流入变压器的电流和流出电流（折算后的电流）相等，差动继电器不动作。当变压器内部故障时，两侧（或三侧）向故障点提供短路电流，差动保护感受到的二次电流和的正比于故障点电流，差动继电器动作。

差动保护原理简单、使用电气量单纯、保护范围明确、动作不需延时，一直用于变压器做主保护。另外差动保护还有线路差动保护、母线差动保护等等。

变压器差动保护是防止变压器内部故障的主保护。其接线方式，按回路电流法原理，把变压器两侧电流互感器二次线圈接成环流，变压器正常运行或外部故障，如果忽略不平衡电流，在两个互感器的二次回路臂上没有差电流流入继电器，即：iJ＝ibp＝iI-iII=0。

如果内部故障，如图ZD点短路，流入继电器的电流等于短路点的总电流。即：iJ=ibp=iI2+iII2。当流入继电器的电流大于动作电流，保护动作断路器跳闸。

差动输出、线性驱动输出：就是根据rs-422a的数据输送回路。可通过双股搅合线电缆进行长距离输送。

线驱动 集电极开路 推挽式

集电极开路

推挽式

推挽放大器

在功率放大器电路中大量采用推挽放大器电路，这种电路中用两只三极管构成一级放大器电路，两只三极管分别放大输入信号的正半周和负半周，即用一只三极管放大信号的正半周，用另一只三极管放大信号的负半周，两只三极管输出的半周信号在放大器负载上合并后得到一个完整周期的输出信号。

推挽放大器电路中，一只三极管工作在导通、放大状态时，另一只三极管处于截止状态，当输入信号变化到另一个半周后，原先导通、放大的三极管进入截止，而原先截止的三极管进入导通、放大状态，两只三极管在不断地交替导通放大和截止变化，所以称为推挽放大器。

互补推挽放大器

“互补”是通过采用两种不同极性的三极管，利用不同极性三极管的输入极性不同，用一个信号来激励两只不同极性的三极管，这样可以不需要有两个大小相等、相位相反的激励信号。电路中，一个是NPN型三极管，另一个是PNP型三极管，两只三极管的基极相连，在两管的基极加一个音频输入信号作推动信号。

两管基极和发射极并联，由于两只三极管的极性不同，基极上的输入信号电压对两管而言一个是正向偏置，一个是反向偏置。当输入信号为正半周时，两管基极同时电压升高，此时输入信号电压给一管加上正向偏置电压，所以该管进入导通和放大状态。由于基极电压升高，对另一管来讲加上反向偏置电压，所以该管处于截止状态。 输入信号变化到负半周后，两管基极同时电压下降，给另一管正向偏置，使该管进入导通和放大状态，而一管又进入截止状态。

这种利用NPN型和PNP型三极管的互补特性，用一个信号来同时激励两只三极管的电路，称之为“互补”电路，由互补电路构成的放大器称为互补放大器电路。由于两个异极性管工作时，一只三极管导通、放大，另一只三极管截止，工作在推挽状态，所以称为互补推挽放大器。

OC门主要用于3个方面：

电流驱动与电压驱动

简单地说电流驱动是根据驱动电流的大小而输出不同的功率，常见的是普通三极管功率放大电路，电压驱动是根据驱动电压的高低而输出不同的功率，常见的场效应三极管功率放大电路中使用。

[http_blog.csdn.net_jamestaosh_archive_2009_07_27_4384503.aspx]: http://blog.csdn.net/jamestaosh/archive/2009/07/27/4384503.aspx