PPGA 16 工程模块 uart_Tx串口发送模块设计

朱雀 2022-09-01 10:57 92阅读 0赞

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# PPGA 16 工程模块 设计 uart\_Tx串口发送模块设计 #

UART 发送时序图：

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1、串口数据构成： 一个起始位 start，8个数据位，一个停止位STOP

negedge\_cnt =0 ; start = 0 ；

negedge\_cnt =1 ; DS =bit\[0\]；

negedge\_cnt =2 ; DS =bit\[1\]；

negedge\_cnt =3 ; DS =bit\[2\]；

串口发送模块有2个主要组件：

1、波特率生成器，生成常用的波特率（如：9600，19200，38400，115200等）

2、数据发送模块

模块设计端口：

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主要功能： 设计了一个串口发送通用模块 uart\_byte\_tx

实现（设计）流程：在波特率设置端口使用查找表实现，波特率时钟计数器的设置，在波特率时钟计数器端口，根据数值产生对应的时钟，同时，在内部设计了一个波特率时钟计数器，对单个字符发送的时钟周期个数进行比较，使能Send\_EN 信号，使用mux 电路实现单个字符串的时序电平进行发送。最后，在输出端口实现数据的发送（Rs232\_Tx）,Tx\_Done 发送完成脉冲信号，串口模块的状态（UART\_State）信号.

实验目的 ： 使用FPGA来设计串口模块，实现工程中常用的模块是如何进行设计。

内部结构：

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波特率设置框图：

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内部实现设计源代码：

uart\_byte\_tx.v

module uart_byte_tx(
    	Clk ,
    	Rst_n ,
    	data_byte ,
    	send_en ,	//发送使能
    	baud_set ,	//波特率设置
    
    	Rs232_tx ,
    	Tx_Done ,
    	uart_state
    	
    );
    
    	input Clk ;
    	input Rst_n ;
    	input [7:0]data_byte ;
    	input send_en ;			//发送使能
    	input [2:0]baud_set ;	//波特率设置
    
    	output reg Rs232_tx ;
    	output reg Tx_Done ;
    	output reg uart_state ;
    
    	reg bps_clk ;			//波特率时钟
    	reg [15:0]div_cnt ;	//分频计数器
    	reg [15:0]bps_DR ;   //波特率时钟分频计数最大值
    	reg [3:0]bps_cnt ;	//波特率时钟计数器
    	//	reg clr ; 				//数据计数器清零
    	localparam  START_BIT = 1'b0 ;
    	localparam  STOP_BIT = 1'b1 ;
    	reg [7:0] r_data_byte ;
    	
    	
    	//7、send_en 和Uuart_state之间的关系
        //可以看到在实际电路中式存在先后顺序的
    	always@(posedge Clk or negedge Rst_n)
    	if(Rst_n == 1'b0)
    		uart_state <= 1'b0 ;  //低电平。处于空闲状态
    	else if(send_en == 1'b1) //发送请求，让uart_state=1
    		uart_state <= 1'b1 ;
    	else if (bps_cnt == 1'b11)//发送完成状态下，uart_state=0
    		uart_state <= 1'b0 ;
    	else
    		uart_state <= uart_state ;
    		
    		
    		
    	//1、波特率查找表模块
    	always@(posedge Clk or negedge Rst_n)
    	if(Rst_n == 1'b0)
    			bps_DR <=16'd5207 ; //默认9600bps
    	else begin
    		case(baud_set)
    		0: bps_DR <= 16'd5207 ; // 9600bps
    		1: bps_DR <= 16'd3603 ;	// 19200bps
    		2: bps_DR <= 16'd1301 ;	// 38400bps
    		3: bps_DR <= 16'd867  ;	// 57600bps
    		4: bps_DR <= 16'd433  ;	// 115200bps
    		default : bps_DR <= 16'd5207 ;
    		endcase
    	end
    	
    	
    	// div_cnt == bps_DR 比较
    	//2、时钟分频器，div_cnt 和 bps_DR ，判断计数器是否到设定的时间
    	always@(posedge Clk or negedge Rst_n)
    	if(Rst_n == 1'b0) 
    			div_cnt <= 1'b0 ;
        else if(uart_state == 1'b1)begin // 和 en_cnt 在内部连接的是一根线    
    		if(div_cnt == bps_DR)
    			div_cnt <= 16'd0 ;
    		else
    			div_cnt <= div_cnt + 1'b1 ;
    		end
    	else
    		div_cnt <= 1'b0 ;
    		
    	//2-1 、产生 bps_clk bps gen 【脉冲】信号
    	always@(posedge Clk or negedge Rst_n)
    	if(Rst_n == 1'b0)
    		bps_clk <= 1'b0 ;
    	else if(div_cnt == 16'd1)
    		bps_clk <= 1'b1 ;
    	else
    		bps_clk <= 1'b0 ;
    		
    	//3、 bps_clk 的脉冲信号个数统计模块
    	always@(posedge Clk or negedge Rst_n)
    	if(Rst_n == 1'b0)
    		bps_cnt <= 4'd0 ;
    	else if(Tx_Done == 1'b1)
    		bps_cnt <= 4'd0 ;
    	else if(bps_clk == 1'b1) //
    		bps_cnt <= bps_cnt +1'b1 ;
    	else
    		bps_cnt <= bps_cnt ;		
    	
    	//4、bps_clk 统计 是哟比较器判断是否有11个脉冲，表明发送一个字符完成, 此时发送Tx_Done 信号
    	always@(posedge Clk or negedge Rst_n)
    	if(Rst_n == 1'b0)
    		Tx_Done <= 1'b0 ;
    	else if(bps_cnt == 4'd11)  // 为什么是11? 不是 10？
    		Tx_Done <= 1'b1 ;
    	else
    		Tx_Done <= 1'b0 ;		
    		
    		
    
    	
      //5、数据发送选择模块 mux10	
    	always@(posedge Clk or negedge Rst_n)
    	if(Rst_n == 1'b0)
    		Rs232_tx <= 1'b1;  //默认tx是高电平
    	else begin
    		case(bps_cnt)
    			0: Rs232_tx <= 1'b1 ;     //默认未发送状态是高电平
    			1: Rs232_tx <= START_BIT ;//开始启始位
    			2: Rs232_tx <= r_data_byte[0] ; //发送数据
    			3: Rs232_tx <= r_data_byte[1] ; 
    			4: Rs232_tx <= r_data_byte[2] ;
    			5: Rs232_tx <= r_data_byte[3] ;
    			6: Rs232_tx <= r_data_byte[4] ;
    			7: Rs232_tx <= r_data_byte[5] ;
    			8: Rs232_tx <= r_data_byte[6] ;
    			9: Rs232_tx <= r_data_byte[7] ; //发送数据
    			10: Rs232_tx <= STOP_BIT ;      //发送停止位
    			default: Rs232_tx <= 1'b1 ;     //未发送状态，默认高电平
    		endcase
    	end
        
        //6、亚稳态问题，使用1个D触发器消除发送数据data_byte[7:0]的稳定	
    	always@(posedge Clk or negedge Rst_n)
    	if(Rst_n == 1'b0)
    		r_data_byte <= 8'd0 ;
    	else if(send_en == 1'b1)  // send_en有效时，寄存 data_byte的数据
    		r_data_byte <= data_byte;
    	else
    		r_data_byte <= r_data_byte ;
    	 
    		
        
    endmodule

本次设计代码的概念是非常重要的：

首先可以看到各个模块之间的联系，信号的输入和输出结构

并且，我们再设计的时候，根据各个内部模块的功能，从输入端往输出端进行模块化编程

1、注意亚稳态的解决方式。

2、模块7 和的编程思路，要考虑逻辑电路的优先级以及先后顺序。

3、绘制电路结构的时候，考虑各个模块之间的联系，模块尽量在输入端开始编写子模块之间的代码。此外，考虑内部电路的逻辑结构，尽量当前模块的输入式上一个子模块的输出，代码在编写的时候更有条理性。

仿真测试文件

uart\_byte\_tx\_tb.v

`timescale 1ns/1ns
    `define clk_period 20
    
    module uart_byte_tx_tb;
    
    	reg Clk;
    	reg Rst_n;
    	reg [7:0]data_byte;
    	reg send_en;
    	reg [2:0]baud_set;
    	
    	wire Rs232_Tx;
    	wire Tx_Done;
    	wire uart_state;
    	
    	uart_byte_tx uart_byte_tx(
    		.Clk(Clk),
    		.Rst_n(Rst_n),
    		.data_byte(data_byte),
    		.send_en(send_en),
    		.baud_set(baud_set),
    		
    		.Rs232_Tx(Rs232_Tx),
    		.Tx_Done(Tx_Done),
    		.uart_state(uart_state)
    	);
    	
    	initial Clk = 1;
    	always#(`clk_period/2)Clk = ~Clk;
    	
    	initial begin
    		Rst_n = 1'b0;
    		data_byte = 8'd0; //发送数据初始化
    		send_en = 1'd0;	  //发送使能信号
    		baud_set = 3'd4;  //设置波特率
    		#(`clk_period*20 + 1 )
    		Rst_n = 1'b1;	  //复位完成
            #(`clk_period*50); //时间延迟
    		data_byte = 8'haa; //赋值发送的数据
    		send_en = 1'd1;	  //发送使能开启
    		#`clk_period;
    		send_en = 1'd0;	  //发送使能脉冲关闭
    		
            @(posedge Tx_Done)  //一直等待 Tx_Done 的上升沿到来
    		
            #(`clk_period*5000); //延时
    		data_byte = 8'h55;	//再次发送数据
    		send_en = 1'd1;		//启动发送
    		#`clk_period;		
    		send_en = 1'd0;		//发送使能关闭
            @(posedge Tx_Done)  //一直等待 Tx_Done 的上升沿到来
    		#(`clk_period*5000);
    		$stop;			  //仿真停止
    	end
    
    endmodule

仿真结果分析图

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仿真结果可以看到，先发送起始位，随后发送bit\[0\] --bit\[7\],最后发送 stop 位。

可以看到，和我们预期设计的的想法是一致的。

设计一个整体文件

uart\_tx\_top.v

module uart_tx_top(Clk,Rst_n,Rs232_Tx,key_in0,led);
    
    	input Clk;
    	input Rst_n;
    	input key_in0;
    	
    	output Rs232_Tx;
    	output led;
    	
    	wire send_en;
    	wire [7:0]data_byte;
    	wire key_flag0;
    	wire key_state0;
    	
    	assign send_en = key_flag0 & !key_state0;
    	
    	uart_byte_tx uart_byte_tx(
    		.Clk(Clk),
    		.Rst_n(Rst_n),
    		.data_byte(data_byte),
    		.send_en(send_en),
    		.baud_set(3'd0),
    		
    		.Rs232_Tx(Rs232_Tx),
    		.Tx_Done(),
    		.uart_state(led)
    	);
    	
    	key_filter key_filter0(
    		.Clk(Clk),
    		.Rst_n(Rst_n),
    		.key_in(key_in0),
    		.key_flag(key_flag0),
    		.key_state(key_state0)
    	);
    	
    	issp issp(
    		.probe(),
    		.source(data_byte)
    	);
    	
    
    endmodule

使用IP核中的In system sources and probes editor (ISSP) 调试使用工具。

操作如下：

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![\[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-ke2cxTGi-1627402137599)(E:/Blog\_Template/source/\_posts/img/blog\_img/fpga/image-20210311173303286.png)\]][img-ke2cxTGi-1627402137599_E_Blog_Template_source_posts_img_blog_img_fpga_image-20210311173303286.png]

![\[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-L09AHVBo-1627402137600)(E:/Blog\_Template/source/\_posts/img/blog\_img/fpga/image-20210311173426291.png)\]][img-L09AHVBo-1627402137600_E_Blog_Template_source_posts_img_blog_img_fpga_image-20210311173426291.png]

![\[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-3EdQQitM-1627402137601)(E:/Blog\_Template/source/\_posts/img/blog\_img/fpga/image-20210311173621698.png)\]][img-3EdQQitM-1627402137601_E_Blog_Template_source_posts_img_blog_img_fpga_image-20210311173621698.png]

![\[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-7JRgGb0w-1627402137602)(E:/Blog\_Template/source/\_posts/img/blog\_img/fpga/image-20210311173912418.png)\]][img-7JRgGb0w-1627402137602_E_Blog_Template_source_posts_img_blog_img_fpga_image-20210311173912418.png]

顶层设计结构：

![\[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-iurLF8Cm-1627402137603)(E:/Blog\_Template/source/\_posts/img/blog\_img/fpga/image-20210311175555621.png)\]][img-iurLF8Cm-1627402137603_E_Blog_Template_source_posts_img_blog_img_fpga_image-20210311175555621.png]

通过key\_in 输入按键信号，通过key\_fllag 核 key\_state 检测按键按下，进而控制串口模块的发送使能信号，

我们在 issp 内部的JTAG 调试器，输入待发送的数据。

当send\_en 为高电平时，数据将会通过串口模块发送出去。 uart\_state 状态接口控制外部的led灯亮和熄灭。

uart\_tx\_top.v 结构

端口输入输出配置 ：

![\[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-VzgaTUqa-1627402137603)(E:/Blog\_Template/source/\_posts/img/blog\_img/fpga/image-20210311210540003.png)\]][img-VzgaTUqa-1627402137603_E_Blog_Template_source_posts_img_blog_img_fpga_image-20210311210540003.png]

使用内部的 JTAG 的数据通过修改内部的寄存器的值来完成串口数据：

![\[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-WALqPFcF-1627402137604)(E:/Blog\_Template/source/\_posts/img/blog\_img/fpga/image-20210311205313874.png)\]][img-WALqPFcF-1627402137604_E_Blog_Template_source_posts_img_blog_img_fpga_image-20210311205313874.png]

![\[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-iqN6SOkT-1627402137605)(E:/Blog\_Template/source/\_posts/img/blog\_img/fpga/image-20210311205435272.png)\]][img-iqN6SOkT-1627402137605_E_Blog_Template_source_posts_img_blog_img_fpga_image-20210311205435272.png]

内部数据JTAG 修改，寄存器的值，再通过按键发送，使能串口端口，数据发送成功。

效果如下所示：

![\[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-u5LeReW8-1627402137606)(E:/Blog\_Template/source/\_posts/img/blog\_img/fpga/image-20210311210357241.png)\]][img-u5LeReW8-1627402137606_E_Blog_Template_source_posts_img_blog_img_fpga_image-20210311210357241.png]

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[img-rE1tiPd0-1627402137589_E_Blog_Template_source_posts_img_blog_img_IoT_image-20210308173211240.png]: /images/20220829/026348f7534c40deaf630c479488a897.png
[img-bMLIY2Eu-1627402137591_E_Blog_Template_source_posts_img_blog_img_IoT_image-20210309160106675.png]: /images/20220829/ecb194f365824e2b911f8136db52f780.png
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[img-Q1liXgHY-1627402137595_E_Blog_Template_source_posts_img_blog_img_IoT_image-20210309215851773.png]: /images/20220829/c4e12aae2fef4776aa69db63128d9c03.png
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