VCS中利用Makefile脚本仿真详细图解

傷城~ 2022-07-17 01:57 264阅读 0赞

1.可仿真的Verilog文件

通常是写一个module.v文件，然后写一个testbench即module\_tb.v文件，该文件中例化module。可仿真的Verilog文件是指testbench即module\_tb.v。

在VCS中module\_tb.v除了声明timescale，初始化信号输入和例化module外，还需要加上波形输出函数$vcdpluson()和仿真时间控制函数$finish()，如下；

\`timescale 1ns/1ns

module verilog\_tb;

initial

begin

$vcdpluson();

//must write thisinitial if you want to view the waveform in DVE

end

initial

begin

\#100 $finish();

//control thesimulation time, this example is 100ns

end

endmodule

本文先写一个简单的tb，先不包括例化module，仅仅只定义几个reg信号。下面为gen\_circulation.v，其基本功能是生成多个重复波形，仿真时间为100ns，该文件在附件的gen\_circulation文件夹中。具体可参考《VerilogHDL设计与实战》第10章。

\`timescale 1ns/1ns

module gen\_circulation;

reg a;

reg b;

reg c;

initial

begin

a = 0;

forever

\#2 a = ~a;

end

initial

begin

b = 0;

end

always

\#4 b = ~b;

initial

begin

c = 0;

forever

begin

\#1 c= 1;

\#2 c= 0;

\#3 c= 1;

\#4 c= 0;

end

initial

begin

$vcdpluson();

end

initial

begin

\#100 $finish();

end

endmodule

2、通过Makefile脚本进行编译和仿真

采用Makefile脚本可以方便在VCS中的编译compile和仿真simulate以及清除文件clean，具体内容可以查看附件gen\_circulation/Makefile。这里只讲解操作。

（1）首先确认安装了VCS软件，然后在gen\_circulation文件夹中打开terminal，输入makecompile f=gen\_circulation.v，然后可以看到下图编译成功的信息。通过makefile实际上输入的命令为vcs-sverilog -debug\_all +notimingcheck +nospecify +v2k -l com.loggen\_circulation.v，这些都可以不理会。

![Image 1][]

（2）然后在terminal中输入makesimulate，可以有如下仿真成功的信息。通过makefile实际上输入的命令为./simv-l sim.log +notimingcheck +nospecify，这些也可以不理会。

注：前面的makecompile f= gen\_circulation.v和makesimulate两步可以合为一步执行makeall f= gen\_circulation.v

![Image 1][]

（3）最后terminal中输入dve，打开波形查看的界面。

![Image 1][]

（4）FileOpen Database 选择对应的vcdplus.vpd文件

![Image 1][]

（5）选择a,b,c，右键选择Addto waves New wave view，这样就显示出了波形

![Image 1][]

（6）现在就可以查看波形。通过Makefile脚本进行编译和仿真的操作过程已结束，后面是一个稍微复杂一点的testbench，即含有module例化的testbench仿真。

（7）如果要清空gen\_circulation文件夹中仿真过程产生的文件，可以在terminal中输入makeclean通过makefile实际上输入的命令为rm-rf csrc DVEfiles simv simv.daidir ucli.key VCS\*和rm-rf \*.log \*.vpd \*.ddc \*.svf \*.SDF \*Synth \*Netlist\* work vsim\*transcript，这些也可以不理会。

3 含有module例化的testbench仿真half\_adder

half\_adder文件夹下有三个文件half\_adder.v，half\_adder\_tb.v和Makefile，文件内容如下,

half\_adder.v

module half\_adder (

input I\_a,

input I\_b,

output O\_sum,

output O\_cout

);

assign O\_sum = I\_a ^ I\_b;

assign O\_cout = I\_a & I\_b;

endmodule