同步器

小灰灰 2022-07-17 00:24 164阅读 0赞

# 同步器 #

一、RTL代码

/\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*

程序名称：同步器

简要说明：异步输入脉冲宽度小于时钟周期的信号，输出一个时钟周期的同步脉冲信号

编写：武书肖

最后更新：2015年4月12日星期日

\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*/

module synch(synch\_in,synch\_out,clk,rst);

input clk,rst,synch\_in;

output synch\_out;

reg q1,q2,synch\_out;

wire rst\_q1\_q2=(!synch\_in&&synch\_out)||rst;

always @(posedgesynch\_in or posedge rst\_q1\_q2)

begin

if(rst\_q1\_q2) q1<=0;

else q1<=1;

end

always @(posedge clk orposedge rst\_q1\_q2)

begin

if(rst\_q1\_q2) q2<=0;

else q2<=q1;

end

always @(posedge clk orposedge rst)

begin

if(rst) synch\_out<=0;

else synch\_out<=q2;

end

endmodule

二、RTLNetlist

![Center][]

三、Testbench

\`timescale 1 ns/ 1 ps

module synch\_vlg\_tst();

reg clk;

reg rst;

reg synch\_in;

wire synch\_out;

synch i1 (

.clk(clk),

.rst(rst),

.synch\_in(synch\_in),

.synch\_out(synch\_out)

);

initial

begin

clk=0;

rst=0;

\#20 rst=1;

\#100 rst=0;

\#10000 $stop;

end

initial

begin

synch\_in=0;

\#330 synch\_in=1;

\#50 synch\_in=0;

\#500 synch\_in=1;

\#50 synch\_in=0;

end

always \#50 clk=~clk;

endmodule

1.  仿真结果

![Center 1][]

由仿真结果可看出，输入是一个小于时钟周期的窄脉冲异步信号，输出是宽度为一个时钟周期的同步脉冲信号，满足设计要求。

[Center]: /images/20220717/f18af49b9d1e4974b2c1b4c5df23ee13.png
[Center 1]: /images/20220717/9807008ee5964efaa61f1055464ee0c6.png

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