PCB设计中的问题整理（五）

Love The Way You Lie 2022-01-12 14:19 348阅读 0赞

1、对 PCB 板各层含义的解释  
Topoverlay ----顶层器件名称， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5,  
IC10.bottomoverlay----同理 multilayer-----如果你设计一个 4 层板，你放置一个 free pad or via, 定义它作为multilay 那么它的 pad 就会自动出现在 4 个层 上，如果你只定义它是 top layer, 那么它的 pad 就会只出现在顶层上。

2、2G 以上高频 PCB 设计，走线,排版,应重点注意哪些方面？  
2G 以上高频 PCB 属于射频电路设计，不在高速数字电路设计讨论范围内。而 射频电路的布局（layout)和布线（routing)应该和原理图一起考虑的，因为布局布线都会造成分布效应。而且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求 EDA 工具能够提供参数化器件，能够编辑特殊形状铜箔。Mentor 公司的 boardstation 中有专门的 RF 设计模块，能够满足这些要求。而且，一般射频设计要求有专门射频电路分析工具，业界最著名的是 agilent 的 eesoft，和 Mentor 的工具有很好的接口。

3、2G 以上高频 PCB 设计，微带的设计应遵循哪些规则?  
射频微带线设计，需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工具中规定。

4、对于全数字信号的 PCB，板上有一个 80MHz 的钟源。除了采用丝网（接地）外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？  
确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内时延。

5、如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输受到的影响小？  
时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输，建议采用差分信号。LVDS 信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。

6、27M,SDRAM 时钟线（80M-90M），这些时钟线二三次谐波刚好在 VHF 波段，从接收端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？  
如果是三次谐波大，二次谐波小，可能因为信号占空比为 50%，因为这种情况下，信号没有偶次谐波。这时需要修改一下信号占空比。此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速率。源端匹配值，可以采用下图公式得到。

7、什么是走线的拓扑架构？  
Topology,有的也叫 routing order.对于多端口连接的网络的布线次序。

8、怎样调整走线的拓扑架构来提高信号的完整性？  
这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解

转载于:https://blog.51cto.com/14355585/2408898