one tip for HDL coding

港控/mmm° 2021-11-11 00:34 144阅读 0赞

In previos work, when I encounter the situation counter reach full state (such as counter\[3:0\] reaches 4'b1111), I used to manually flip counter to zeros on next rsing clock edge . However, I have ignored the fact that counter will automatically overflow on next rising clock edge when it reaches full state.

Codes below are part of synchronous FIFO design, I will release the rest when I finish testing.

Previous coding style

1 ![None.gif][] begin   
  2 ![None.gif][] if (wr\_addr  !=  4 ' b1111)   
  3 ![None.gif][]  begin   
  4 ![None.gif][] if (rd\_addr  !=  wr\_addr  \+  4 ' b0001)   
  5 ![None.gif][]  ns  =  wcntstate;  
  6 ![None.gif][] else   
  7 ![None.gif][] ns  =  fullstate;  
  8 ![None.gif][] end   
  9 ![None.gif][] else   
 10 ![None.gif][] begin   
 11 ![None.gif][] if (rd\_addr  !=  4 ' b0000)   
 12 ![None.gif][]  ns  =  wcntstate;  
 13 ![None.gif][] else   
 14 ![None.gif][] ns  =  fullstate;  
 15 ![None.gif][] end   
 16 ![None.gif][] end

modified coding style

1 ![None.gif][] begin   
 2 ![None.gif][] if (wr\_addr  !=  rd\_addr  \+  4 ' b0001)   
 3 ![None.gif][]  ns  =  wcntstate;  
 4 ![None.gif][] else   
 5 ![None.gif][] ns  =  emptystate;  
 6 ![None.gif][] end

转载于:https://www.cnblogs.com/zhangzhi/archive/2009/10/23/1588805.html

[None.gif]: /images/20211109/f39b08c169e148378441730bc870c8fb.png

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