简单运算器的设计与仿真

﹏ヽ暗。殇╰゛Y 2021-11-08 21:54 341阅读 0赞

![watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzQxNTg3NjEy_size_16_color_FFFFFF_t_70][]若对你有用，记得点赞、关注我哦！

[计算机组成原理期末复习【超实用】][Link 1]

[一位全加器的设计与仿真][Link 2]

[四位全加器的设计与仿真][Link 3]

[八位比较器的设计与仿真][Link 4]

[1/2分频器的设计和仿真][1_2]

[四选一多路选择器的设计与仿真][Link 5]

**1. 实验题目**

简单运算器的设计与仿真

**2. 实验内容**

设计一个运算器模型，并进行仿真测试。

**3. 实验要求**

运算器的字长为 32 位，至少能够实现加法、减法、逻辑与、逻辑或四种运算，并产生N(结果为负)、Z(结果为零)、V(结果溢出)、C(进位)四个标志位。要求采用层次化的建模方法，即先搭建低层模块，然后再逐级搭建高层模块。

**4. 程序代码**

VerilogHDL代码：
 1.module fadd(a,b,s,ci,co);
 input a,b,ci;
 output s,co;
 reg s,co;
 always@(a or b or ci)
 begin
 s<=(a&~b&~ci)|(~a&b&~ci)|(~a&~b&ci)|(a&b&ci);
 co<=(a&b)|(a&ci)|(b&ci);
 end
 endmodule
 2. module add(a,b,sub,s,c,v,n);
 input [31:0]a;
 input [31:0]b;
 input sub;
 output [31:0]s;
 output c,v,n;
 wire[31:0]a;
 wire[31:0]b;
 wire
 c1,c2,c3,c4,c5,c6,c7,c8,c9,c10,c11,c12,c13,c14,c15,c16,c17,c18,c19,c20,c21,c22,c23,c24,c25,c26,c27,c28,c29,c30,c31;
 fadd f0(a[0],b[0]^sub,s[0],sub,c1);
 fadd f1(a[1],b[1]^sub,s[1],c1,c2);
 fadd f2(a[2],b[2]^sub,s[2],c2,c3);
 fadd f3(a[3],b[3]^sub,s[3],c3,c4);
 fadd f4(a[4],b[4]^sub,s[4],c4,c5);
 fadd f5(a[5],b[5]^sub,s[5],c5,c6);
 fadd f6(a[6],b[6]^sub,s[6],c6,c7);
 fadd f7(a[7],b[7]^sub,s[7],c7,c8);
 fadd f8(a[8],b[8]^sub,s[8],c8,c9);
 fadd f9(a[9],b[9]^sub,s[9],c9,c10);
 fadd f10(a[10],b[10]^sub,s[10],c10,c11);
 fadd f11(a[11],b[11]^sub,s[11],c11,c12);
 fadd f12(a[12],b[12]^sub,s[12],c12,c13);
 fadd f13(a[13],b[13]^sub,s[13],c13,c14);
 fadd f14(a[14],b[14]^sub,s[14],c14,c15);
 fadd f15(a[15],b[15]^sub,s[15],c15,c16);
 fadd f16(a[16],b[16]^sub,s[16],c16,c17);
 fadd f17(a[17],b[17]^sub,s[17],c17,c18);
 fadd f18(a[18],b[18]^sub,s[18],c18,c19);
 fadd f19(a[19],b[19]^sub,s[19],c19,c20);
 fadd f20(a[20],b[20]^sub,s[20],c20,c21);
 fadd f21(a[21],b[21]^sub,s[21],c21,c22);
 fadd f22(a[22],b[22]^sub,s[22],c22,c23);
 fadd f23(a[23],b[23]^sub,s[23],c23,c24);
 fadd f24(a[24],b[24]^sub,s[24],c24,c25);
 fadd f25(a[25],b[25]^sub,s[25],c25,c26);
 fadd f26(a[26],b[26]^sub,s[26],c26,c27);
 fadd f27(a[27],b[27]^sub,s[27],c27,c28);
 fadd f28(a[28],b[28]^sub,s[28],c28,c29);
 fadd f29(a[29],b[29]^sub,s[29],c29,c30);
 fadd f30(a[30],b[30]^sub,s[30],c30,c31);
 fadd f31(a[31],b[31]^sub,s[31],c31,c);
 assign n=s[31];
 assign v=c^c31;
 endmodule
 3. module mux21_32(f,a,b,s);
 output[31:0] f;
 input[31:0] a,b;
 input s;
 reg[31:0] f;
 always @(s or a or b)
 case(s)
 1'd0: f=a;
 1'd1: f=b;
 endcase
 endmodule
 4. module ALU(op,a,b,s,n,v,c,z);
 input [1:0]op;
 input [31:0]a,b;
 output[31:0]s;
 output n,v,c,z;
 wire [31:0]d,e,f,s1;
 assign d=a&b;
 assign e=a|b;
 mux21_32 u0(f,d,e,op[0]);
 add u2(a,b,op[0],s1,c,v,n);
 mux21_32 u1(s,f,s1,op[1]);
 assign z=~(|s);
 endmodule
 
 测试代码：
 `timescale 1ns/1ns
 module ALUtest;
 reg clk;
 reg[1:0]op;
 reg[31:0]a,b;
 wire[31:0]s;
 wire n,v,c,z;
 ALU A(op,a,b,s,n,v,c,z);
 initial clk=1;
 always#50 clk=~clk;
 initial
 begin
 #20 a=32'b0100_0101_0100_0000_0010_0010_0101_0001;
 b=32'b1010_0101_0010_0000_0100_0010_0011_0010;
 #100 a=32'b0100_0101_0100_0000_0010_0010_0101_0001;
 b=32'b1010_0101_0010_0000_0100_0010_0011_0010;
 op=2'b01;
 #100 a=32'b0100_0101_0100_0000_0010_0010_0101_0001;
 b=32'b1010_0101_0010_0000_0100_0010_0011_0010;
 op=2'b10;
 #100 a=32'b0100_0101_0100_0000_0010_0010_0101_0001;
 b=32'b1010_0101_0010_0000_0100_0010_0011_0010;
 op=2'b11;
 #100 a=32'b0111_1011_1101_1110_1111_1111_1111_1111;
 b=32'b0111_1011_1101_1110_1111_1111_1111_1111;
 op=2'b11;
 #100 a=32'd15;
 b=32'd9;
 op=2'b11;
 #100 a=32'd9;
 b=32'd15;
 op=2'b11;
 #100 $stop;
 end
 endmodule

**5. 实验结果**

![watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzQxNTg3NjEy_size_16_color_FFFFFF_t_70 1][]

根据测试代码中的输入数据在波形图中分析得：

<table style="width:426.1pt;"> 
 <tbody> 
 <tr> 
 <td style="width:67px;"> 序号 </td> 
 <td style="width:239px;"> 输入数据 </td> 
 <td style="width:140.25pt;"> 仿真结果 </td> 
 <td style="width:59.65pt;"> 仿真结果是否正确 </td> 
 </tr> 
 <tr> 
 <td style="width:67px;"> 1 </td> 
 <td style="width:239px;"> a=32’h45402251;b=32’hA5204232; op=2’b00 </td> 
 <td style="width:140.25pt;"> S=32’h05000210;n=1’b1; z=1’b0;v=1’b0;c=1’b0 </td> 
 <td style="width:59.65pt;"> 正确 </td> 
 </tr> 
 <tr> 
 <td style="width:67px;"> 2 </td> 
 <td style="width:239px;"> a=32’h45402251;b=32’hA5204232; op=2’b01 </td> 
 <td style="width:140.25pt;"> S=32’he5606273;n=1’b1; z=1’b0;v=1’b1;c=1’b0 </td> 
 <td style="width:59.65pt;"> 正确 </td> 
 </tr> 
 <tr> 
 <td style="width:67px;"> 3 </td> 
 <td style="width:239px;"> a=32’h45402251;b=32’hA520-4232; op=2’b10 </td> 
 <td style="width:140.25pt;"> S=32’hea606483;n=1’b1; z=1’b0;v=1’b0;c=1’b0 </td> 
 <td style="width:59.65pt;"> 正确 </td> 
 </tr> 
 <tr> 
 <td style="width:67px;"> 4 </td> 
 <td style="width:239px;"> a=32’h45402251 ; b=32’hA5204232; op=2’b11 </td> 
 <td style="width:140.25pt;"> S=32’ha01feo1f;n=1’b1; z=1’b0;v=1’b0;c=1’b0 </td> 
 <td style="width:59.65pt;"> 正确 </td> 
 </tr> 
 </tbody> 
</table>

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[Link 1]: https://blog.csdn.net/qq_41587612/article/details/96769076
[Link 2]: https://blog.csdn.net/qq_41587612/article/details/98616952
[Link 3]: https://blog.csdn.net/qq_41587612/article/details/98620678
[Link 4]: https://blog.csdn.net/qq_41587612/article/details/98635031
[1_2]: https://blog.csdn.net/qq_41587612/article/details/98635716
[Link 5]: https://blog.csdn.net/qq_41587612/article/details/98636360
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