makefile编写规则

以你之姓@ 2023-03-04 11:24 17阅读 0赞

# makefile编写规则 #

## makefile基本规则三要素： ##

目标: 要生成的目标文件  
依赖: 目标文件由哪些文件生成  
命令: 通过执行该命令由依赖文件生成目标

## makefile的变量 ##

# $@ 代表目标
    # $^ 代表全部依赖
    # $< 第一依赖
    # $? 第一变化的依赖

## makefile例子 ##

#2020-8-3
    
    # wildcard可以进行文件匹配
    # patsubst 内容的替换
    
    #makefile的变量
    # $@ 代表目标
    # $^ 代表全部依赖
    # $< 第一依赖
    # $? 第一变化的依赖
    
    #get all .c files
    SrcFiles=$(wildcard *.c)
    #all .c files --> .o files
    ObjFiles=$(patsubst %.c,%.o,$(SrcFiles))
    
    all:app
    
    #目标文件用法$(var)
    # gcc前面要用Tab键，可以用vim敲入
    app:$(ObjFiles)
    	gcc -o $@ -I ./include $(ObjFiles)
    
    #模式匹配规则，$@,$< 这样的变量，只能在规则中出现
    %.o:%.c
    	gcc -c $<  -I./include -o $@
    
    test:
    	@echo $(SrcFiles)
    	@echo $(ObjFiles)
    
    #定义伪目标，防止有歧义
    .PHONY:clean all
    
    # "-@rm -f *.o" 减号的作用是当指令报错的时候依然执行，@的作用是不输出指令。
    
    clean:
    	-@rm -f *.o
    	-@rm -f app

参考  
[linux下开发之makefile文件][linux_makefile]

[linux_makefile]: https://blog.csdn.net/e891377/article/details/49874741

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