LVDS信号采集，Pal制模拟视频输出

ゝ一世哀愁。 2021-10-19 20:14 1126阅读 0赞

**FPGA设计文档**

**1、****整体设计**

**1）功能描述**

根据 XJRC18002图像处理方案设计文档要求，本次项目中，主要功能为图像数据、串口数据的交互和简单图像预处理工作。ZYNQ信息交互系统对高速差分数字图像进行采集，并把经DSP算法处理的图像通过复合模拟视频输出。通过RS422总线协议实现与主控系统的通信，包括主控指令的获取、DSP目标跟踪结果的反馈以及系统整体状态的反馈。并且，可由RS232接口与调试仿真系统链接实现DSP图像处理系统的程序升级工作。

2）**数据流设计**

** **

**数据流简要描述****:**

因bram验证输出可行，所以此次设计。数据流从LVDS到MAX9218输入，存到fifo1同步处理后通过srio到DSP。接收从DSP处理过的图像到FPGA，再从bram读出到ADV7179，ADV7179直接输出模拟视频（320\*256，50HZ）。

系统上电后，预处理板发送16位的数据到MAX9218，因为每一场上升沿和行上升沿存在同时以及行上升沿可能延迟几个始终周期的问题，就以场下降沿作为基准开始对数据有效计数。

因没有数据有效信号线，故将行场同时有效时作为数据有效。FPGA接收到Max9218发过来的场下降沿时，像素计数器准备计数，当行有效时开始计数，并将预处理板的数据存到fifo中。

设置GPIO管脚。当DSP初始化过后拉高GPIO10时，ZYNQ开始给Dsp发图。

Srio收发机制：选用3.125G、2x的速率跟Dsp进行通信。源ID设置为0x01，目的ID设置为0x08。

目前设置只要判断DSp有数发给Zynq就开始往Adv7179输出图像信息。

主要涉及芯片有ZYNQ7030、Max9218、DSP6657、ADV7179。

**2、相关接口**

<table> 
 <tbody> 
 <tr> 
 <td> 外设 </td> 
 <td> 接口 </td> 
 <td> 功能 </td> 
 <td> 具体说明，端口号，GPIO和作用 </td> 
 </tr> 
 <tr> 
 <td> DSP6657 </td> 
 <td> Uart </td> 
 <td> 发送各项指令 </td> 
 <td> &nbsp; </td> 
 </tr> 
 <tr> 
 <td> Gpio </td> 
 <td> 接受和发送图像指令控制 </td> 
 <td> &nbsp; </td> 
 </tr> 
 <tr> 
 <td> Srio </td> 
 <td> 发送图像数据 </td> 
 <td> &nbsp; </td> 
 </tr> 
 <tr> 
 <td> Reset </td> 
 <td> 给DSP复位 </td> 
 <td> &nbsp; </td> 
 </tr> 
 <tr> 
 <td> DDR </td> 
 <td> DDR2 </td> 
 <td> 存储图像信息 </td> 
 <td> &nbsp; </td> 
 </tr> 
 <tr> 
 <td> Flash </td> 
 <td> Spi </td> 
 <td> 数据烧写 </td> 
 <td> &nbsp; </td> 
 </tr> 
 <tr> 
 <td> 图像预处理板 </td> 
 <td> LVDS </td> 
 <td> 图像数据 </td> 
 <td> &nbsp; </td> 
 </tr> 
 <tr> 
 <td> 主控板 </td> 
 <td> Uart </td> 
 <td> 指令信息 </td> 
 <td> &nbsp; </td> 
 </tr> 
 <tr> 
 <td> 主控板 </td> 
 <td> 模拟视频接口 </td> 
 <td> 发送视频图像 </td> 
 <td> &nbsp; </td> 
 </tr> 
 </tbody> 
</table>

** **

3、**模块设计**

**3.1模块功能简述**

<table> 
 <tbody> 
 <tr> 
 <td> 模块名称 </td> 
 <td> 输入 </td> 
 <td> 输出 </td> 
 <td> 功能 </td> 
 </tr> 
 <tr> 
 <td> In9218 </td> 
 <td> Max9218的参考时钟以及De信号线和16根并行数据线，其中，[15]代表场信号,[14]代表行信号,[13:8]无效，[7:0]代表有效数据位 </td> 
 <td> 数据使能信号和八位并行数据线 </td> 
 <td> 采集Max9218的数据 </td> 
 </tr> 
 <tr> 
 <td> Srio_send </td> 
 <td> Max9218输出的数据，以及Dsp输入的处理后的图像数据。 </td> 
 <td> Max9218经fifo跨时钟域处理后的数据以及Adv7179的输入数据 </td> 
 <td> 1、将max9218的数据通过srio发给Dsp 2、将Dsp处理后的数据发给Adv7179 </td> 
 </tr> 
 <tr> 
 <td> Out7179 </td> 
 <td> 控制Adv7179输出的的使能信号以及从Dsp处理后的图像 </td> 
 <td> 8根并行数据线。 </td> 
 <td> 按格式输出图像数据给Adv7179，使其编码后输出模拟视频 </td> 
 </tr> 
 <tr> 
 <td> Clk_wiz </td> 
 <td> Pl_clk(50M) </td> 
 <td> Clk_15M 和clk_27M </td> 
 <td> 输出Max9218以及Adv7179的工作时钟 </td> 
 </tr> 
 <tr> 
 <td> Dsp_reset </td> 
 <td> 时钟和全局复位 </td> 
 <td> Dsp的复位信号 </td> 
 <td> 给Dsp上电复位 </td> 
 </tr> 
 <tr> 
 <td> Top </td> 
 <td> 时钟、复位、以及Max9218的信号线 </td> 
 <td> Adv7179的8根并行数据线 </td> 
 <td> 匹配各模块各信号 </td> 
 </tr> 
 </tbody> 
</table>

**3.2模块功能详细设计**

**3.2.1 IN\_9218**

**1、****Max9218芯片介绍**

该模块主要对芯片Max9218进行配置，并采集Max9218进来的图像数据。该芯片可以同时输出控制和图像数据信息。在该项目中，只使用图像信号。其匹配芯片为Max9217/Max9247。

**2、****信号时序****控制**

各信号介绍（具体参考Max9218datasheet）：

在管教为1的情况下,该芯片正常工作。所以首先拉高该管脚。

PCLK\_out时钟同步于REFCLK，当发送完链路信号后，锁定在低电平。所以为了让Max9218正常工作，应该先供一个REFCLK时钟给Max9218，然后利用Max9218输出的的同步时钟PCLK\_out接收Max9218的数据，该项目设计输入时钟为15M。

如果DE\_out为高时输出RGB数据（视频图像），如果在DE\_out为低时，输出Cntl\_out（控制信息）。当在2.0V以下时，信号时钟PCLK\_out停止变为高阻，该芯片不再输出有效信息。所以可以将lock信号看做握手信号，将PCLK\_out信号看为Max9218的正常工作信号。所以利用PCLK\_out采集数据。

另注如果在DE\_out在变化时，前后各会有两个时钟周期无效，这时候不输出任何数据。

**3、****预处理板发图**

通过Max9247输出\[15:0\]根数据线给Max9218，将16管脚设置为场信号，将15管脚设置为行信号。行有效周期为320，行消影为10个时钟周期。场有效周期为84480（330\*256，每行后面有10个周期的行消影。）

行场信号如下图：

行信号内部数据如下图：

** **

**4、Max9218收图**

** **

ZYNQ通过max9218，配置其Powdown为1。通过Max9218输入的参考时钟PCLK\_out，设置一个状态机state。

初始态等待Max9218场下降沿，当场下降沿来时进入下一状态，在下一状态直接将行信号赋值给数据有效信号寄存器，因Max9218的图像数据的行场信号采集不稳定一致。即有时行场会同步到达，有时行信号会比场信号迟几个时钟周期，所以图像采集的基准是场信号的下降沿。在场有效的情况下，用行有效代表数据有效。从而保证每一场数据的完整。该流程图如下：

** **

**5、容错机制**

因传输数据受干扰，故fifo缓存一张图。当判断像素点不够一张图时，场下降沿到来。即不是一张正常图，清空fifo，不再给Dsp发图。具体设置为采集下降沿准备计数，场有效时，对行有效进行计数。经采集验证，正常图时，此时行有效计数为84480。所以，在场下降沿时对该计数器进行判断，为84480时，清零该计数器F\_counter\[17:0\]。

**6、相关测试问题**

1、Max9218接受数据紊乱，场信号周期不对。

解决流程：当时根据相关接口，测了时钟和行场信号以及lock，发现Max9247的输出时钟和Max921的输入时钟不匹配。

解决方式：都更改成15M时钟。

2、Max9218的lock锁不上。

解决流程：Max9218上面记录，正常情况下，应该是一开始是低电平，锁上后一直保持3.3v高电平。这边没法排查，最后预处理板说他们那边阻抗不匹配。

3、行场信号线对不上，如下图

解决流程：

先验证预处理板的输出波形，通过示波器和信号检测软件确认从欲处理板输出的行场信号确实是同时输出。但是通过Max9218后检测，确实有不同步的现象。

解决方式：

用场下降沿作为采数基准，从下降沿开始计数就不存在行场信号同时的现象。

4、Max9218接收图像有白点。

解决流程：发现在接受数据中，接收到的数据和实际发过来的数据的最低位总是存在跳变，甚至接收到的都不一定是准确数据。先将测试输入图像（格子图，渐变图）输出给Dsp看图像质量，发现都有白点。最后看采集相关的地方发现Max9247和Max9218应该做上升沿和下降沿匹配。

解决方式：Max9247上升沿发送，max9218下降沿接收。

**3.2.2  Srio\_send**

**1、Srio基本设置**

使用Xilinx SRIO IP核v5.6版本进行驱动开发。需要实现的SRIO发送包格式为NWRITE、DOORBELL；需要实现的SRIO接收包格式为NWRITE、DOORBELL。 发送的源ID、目的ID、目的地址、门铃号等可配置。模式选择匹配如下图。。其srio格式和各数据位详细介绍如下图：

该项目中：具体配置为Hello模式，选用Nwrite发送，因只有一片ZYNQ和DSP交互，故识别ID设置为0，字节长度设置为7，初始地址设置为0x8000000。

**2、收发图****状态机**

State1为等待接收给DSp发图的指令。State2为srio固定发包格式。State3为srio固定收 包格式。

state1是因为Dsp需要初始化设置，当DSp初始化完成后，告诉Fpga什么时候可以给Dsp发图。 处理方式是通过使用GPIo。对FPGA来说，Dsp上电后，GPIO为高，DSp初始化后，DSP为低。然后通过拉高GPIO告诉FPGA可以给DSP发图。所以直接设置一个三状态的状态机，等待给DSP发图。

流程图如下：

State2的初始态等待可以给Dsp发图的指令，当Dsp准备好后，可以发包寄存器TodspFlag为1，为1时说明fifo1里有一张正常图，开始控制srio发数。具体发包格式为，判断S\_ready信号，当需要发数据时，拉高S-Valid信号，同时送出数据。当发完所有数据时，拉高S\_last信号。 目前 srio每包按八个字节发送，并且每次发完一张图后即srio发了 320\*256/8=10240次后，给DSp发送doorbell，并跳转到判断TodspFlag 为是否为1时的状态。时序如下图

流程图如下：

State3的初始状态等待给Adv7179发图的指令为1。即当Dsp处理完第一张图后，直接用srio每包256个字节给Fpga发数。Fpga接到数据后，判断Srio接受有效信号为1后，将给7179发数的寄存器置为1。并设置收完一张图后，跳出该状 态，将该寄存器置为0，等待下次图像数据。

流程图如下：

M\_ready为接受的准备信号，Srio\_cnt为接受多个256字节，Valid\_cnt为一包是否接收完。（一包256字节，一个周期取8个字节）

**3.2.2  Out7179**

**PS端**

1、 管教配置

由原理图确认PS端映射到PL端的管教。另外Ps的上电时间大于Pl端，所以应该设置适当延时，当Pl端的pwrdown为1时，再去配置ps。

2、 Iic的配置

包括从地址和sub地址。从地址写是0x54H,读是0x55H。sub地址见APPENDIX 8—RECOMMENDED REGISTER VALUES寄存器配置。

**PL端**

1、 **时钟配置**

FPGA输出27M时钟给ADV7179正常工作，同时当接收到Dsp的数据M\_valid后开始出图。

2、 **行****计数**

分别是1（IDLE）、23(block\_active\_odd)、311

（active\_odd）、336（block\_active\_even）、624（blocking）.即对应1728\*625的视频信号中，哪些是填充信息，哪些是有效视频信号。

流程图如下：

Pix\_counter为各状态里面的时钟计数。

line\_counter为7179输出时，各行计数。

3、 **信息填充**

前四个字节是EAV：FF、00、00、XY，后街280个blocking信息、接着是四个字节的SAV：FF、00、00、XY，之后接着1440个图像有效信息。（1440=720Y+360Cr+360Cb）

如下图

4、 **消影信息填充**

因为输出显示是360\*256的视频尺寸，所以，只需要在有效信息内填充360个有效字节即可，经协商填充到视屏中间。其他的补写零。

**5、取数发图**

设置Bram，用来存DSp发来的数据。当FPGA收到Dsp处理过的图像数据后，将数据存入Bram。此时ADV7179开始出图，7179按发图时序每40ms从bram里面取一张图。

设置ADV7179发图的状态机.。当bram写有效时，启动该状态机。该状态机按协议时序输出数据。当到达设定的视频有效区域内（按需求配置），将bram读使能设置为1。因为bram的输入时钟是78.13M,输出是27M，在收到写有为1时开始状态机跳转，所以至少要缓存320\*256/3\*2个字节，又因为在ADV7179的消隐区，此时时钟周期为（22\*1728/27M）\*78.13M>320\*256,也就是在消隐区的时间就存了一张图。所以bram的大小至少要大于（320\*256\*8）。

参考设计出图如下，实际出图是在图像正中间。

**6、十字靶标**

当计数到中间位置时，使能图像有效数据输出0，因为图像显示是缩小居中的，所以图像显示区域与靶标技术应该在所有计数的中心区域。

7、**问题记录**

A)奇偶场问题。造的渐变图显示正常，但是实际图像异常。未能理解奇偶场，Adv7179的发送模式是，按奇场块存，按奇偶场隔行输出。

解决流程：翻看模拟视频输出文档（bt656、Bt601），验证对于Adv7179和FPGA的工作模式，应该是FPGA按正常图像接受，但是每一场中要先给Adv7179发奇场再发偶场。（每一场中的所有奇行连续发送，再发对应场中的所有偶行）。当时对场概念理解失误，因为模拟视频是先输出奇行，在输出偶行，我也就这么理解了。导致图像发送错误，而我当时一直在排查数据量的问题。

解决方式：查文档意识到该问题后，分奇偶场接收然后再发送。用FIFO来分奇偶场，信号总是卡不准，当时的验证方式也无法确认。所以就让DSp分的奇偶场。接下来是FPGA来做。

奇偶场设计（fifo）:经验证，Dsp每发一包，中间会有十几个时钟周期间隔。

在接受处设置状态机，设置奇偶行状态位，初始值位零。每接收一包（256bit），包计数加1。图像输出中，先发奇行，后发偶行，所以奇偶行状态位0为奇行，1为偶行。每行是320个像素，所以每接收十包，将奇偶行状态位取反，输出该标志位，设立两个fifo，当状态位为0时，往fifo1写，当状态位位1时，往fifo2写。而在图像输出时，奇场数就从fifo1取，偶场数就从fifo2取。

奇偶场设计（Bram）:设置行计数器，每记满320个像素时。取零。另外该计数器每次记满320个像素时，取地址加320。当奇场时，取地址初始值为0x00，偶场时，设置取地址为0x140。

B)Adv7179输出是720\*576，但是要在中间只输出320\*256。

解决方式：计数到行中心和列中心的像素点，匹配相对应的奇偶行。其他位补零。需要根据图像位置选择坐标点。

C)Iic配置不进去。

跟林福炎师兄沟通，zynq的iic的写地址位要右移一位，设置为repead模式。

**4、功能实现**

本次设计实现了从图像预处理板采集一路Lvds的图像数据，通过ZYNQ配置，输出一路PAL制模拟视频输出，十字靶标位置为正中输出，长16个像素，宽两个像素。通过综合调试，确认图像信息输出满足需求标准，无抖图，无裂图，并可持续输出。

转载于:https://www.cnblogs.com/yicool/p/11262838.html